JPH023957A - 半導体集積回路 - Google Patents
半導体集積回路Info
- Publication number
- JPH023957A JPH023957A JP63154407A JP15440788A JPH023957A JP H023957 A JPH023957 A JP H023957A JP 63154407 A JP63154407 A JP 63154407A JP 15440788 A JP15440788 A JP 15440788A JP H023957 A JPH023957 A JP H023957A
- Authority
- JP
- Japan
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- power
- power bus
- semiconductor integrated
- integrated circuit
- power supply
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D89/00—Aspects of integrated devices not covered by groups H10D84/00 - H10D88/00
- H10D89/211—Design considerations for internal polarisation
Landscapes
- Semiconductor Integrated Circuits (AREA)
- Design And Manufacture Of Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は半導体集積回路に関し、特に、電源バスを有す
る半導体集積回路に関する。
る半導体集積回路に関する。
半導体集積回路は、最近、益々集積度が増大し、ＣＭＯ
８ＬＳＩでは５万ゲート乃至１０万ゲート、またバイポ
ーラＬＳＩでは１万乃至２万ゲートが１個の半導体チッ
プ上に搭載され、また動作速度も著しく高速になって来
ている。従って、その消費電力も増加の一途を辿り、Ｃ
Ｍ ＯＳでは５Ｗ以上、またバイポーラでは２０Ｗ以上
のワンチップＬＳＩも出現している。微細化する能動素
子と信号配線パターンに反して、増大する消費電力の故
に、電力供給の為の電源バスは一向に微細化されず、か
えって大きくなる傾向にあり、電力供給の為の半導体チ
ップ上の電源バス供給の効率化、微細化が大きな問題と
なって来ている。
８ＬＳＩでは５万ゲート乃至１０万ゲート、またバイポ
ーラＬＳＩでは１万乃至２万ゲートが１個の半導体チッ
プ上に搭載され、また動作速度も著しく高速になって来
ている。従って、その消費電力も増加の一途を辿り、Ｃ
Ｍ ＯＳでは５Ｗ以上、またバイポーラでは２０Ｗ以上
のワンチップＬＳＩも出現している。微細化する能動素
子と信号配線パターンに反して、増大する消費電力の故
に、電力供給の為の電源バスは一向に微細化されず、か
えって大きくなる傾向にあり、電力供給の為の半導体チ
ップ上の電源バス供給の効率化、微細化が大きな問題と
なって来ている。
第３図（ａ）、（ｂ）は従来の半導体集積回路を説明す
るための半導体チップの平面図及びＢ−Ｂ′線断面図で
ある。
るための半導体チップの平面図及びＢ−Ｂ′線断面図で
ある。
第３図（ａ）、（＋））に示すように、内部回路領域３
を有する半導体基板１の内部回路領域３の外周上に絶縁
膜２を介して信号端子４及び電源端子５ａ、５ｂ、５ｃ
、５ｄを設け、電源端子５ａ、５ｂ、５ｃ、５ｄのそれ
ぞれと接続する電源バス６ａ、６ｂ、６ｃ、６ｄを配列
して設ける。ここで、信号端子４は入力バッファ回路及
び出力バッファ回路（図示せず）と接続し、電源バス６
ａ、６ｂ、６ｃ、６ｄは内部回路領域３の内部回路及び
人出力バッファ回路に接続して電力を供給する。
を有する半導体基板１の内部回路領域３の外周上に絶縁
膜２を介して信号端子４及び電源端子５ａ、５ｂ、５ｃ
、５ｄを設け、電源端子５ａ、５ｂ、５ｃ、５ｄのそれ
ぞれと接続する電源バス６ａ、６ｂ、６ｃ、６ｄを配列
して設ける。ここで、信号端子４は入力バッファ回路及
び出力バッファ回路（図示せず）と接続し、電源バス６
ａ、６ｂ、６ｃ、６ｄは内部回路領域３の内部回路及び
人出力バッファ回路に接続して電力を供給する。
上述した従来の半導体集積回路は、電源バスを内部回路
の配線パターンと同一工程で形成するために、内部回路
の配線パターンと同一の層数しか形成出来ない。従って
、電源の種類が多くなった場合、平面的（２次元的）に
大きな面積をとり、内部回路領域を小さくするかまたは
、半導体チップの寸法を大きくしなければならないとい
う欠点かある。また、内部回路配線パターンと同一工程
で形成する為に、配線の厚さが限定され、大電流を供給
する場合の低抵抗化及びマイグレーション対策として電
源バスのパターン幅を大きくしなければならず、電源バ
ス形成領域の面積を増大させるという欠点がある。
の配線パターンと同一工程で形成するために、内部回路
の配線パターンと同一の層数しか形成出来ない。従って
、電源の種類が多くなった場合、平面的（２次元的）に
大きな面積をとり、内部回路領域を小さくするかまたは
、半導体チップの寸法を大きくしなければならないとい
う欠点かある。また、内部回路配線パターンと同一工程
で形成する為に、配線の厚さが限定され、大電流を供給
する場合の低抵抗化及びマイグレーション対策として電
源バスのパターン幅を大きくしなければならず、電源バ
ス形成領域の面積を増大させるという欠点がある。
本発明の半導体集積回路は、内部回路領域を有する半導
体基板と、前記内部回路領域以外の前記半導体基板上に
設けた絶縁膜上に形成した電源端子と、各層間及び外周
を絶縁層により被覆して少くとも１層以上積層して設け
た電源バス導体層からなる電源バスと、前記電源バス導
体層と接続して前記電源バス外壁に導出し且つ前記電源
端子と接合することにより前記電源バスを前記電源端子
上に搭載する引出配線とを有する。
体基板と、前記内部回路領域以外の前記半導体基板上に
設けた絶縁膜上に形成した電源端子と、各層間及び外周
を絶縁層により被覆して少くとも１層以上積層して設け
た電源バス導体層からなる電源バスと、前記電源バス導
体層と接続して前記電源バス外壁に導出し且つ前記電源
端子と接合することにより前記電源バスを前記電源端子
上に搭載する引出配線とを有する。
次に、本発明の実施例について図面を参照して説明する
。
。
第１−図（ａ）〜（ｃ）は本発明の第１の実施例を説明
するための半導体チップの平面図と側面図及びＡ−Ａ’
線断面図である。
するための半導体チップの平面図と側面図及びＡ−Ａ’
線断面図である。
第１図（ａ）〜（Ｃ）に示すように、半導体基板１の上
に絶縁膜２及び内部回路領域３を設け、内部回路領域３
の外周の絶縁ｙＡ２の上に入力バッファ回路及び出力バ
ッファ回路（図示せず）と接続する信号端子４と電源バ
ス接続用の電源端子５ａ、５ｂをそれぞれ設ける。次に
、電源バス導体層７を絶縁層８で被覆し、電源バス導体
層７の側面と接続し絶縁層８に沿って下部に導出された
引出配線９を有する電源バスを電源端子５ａ。
に絶縁膜２及び内部回路領域３を設け、内部回路領域３
の外周の絶縁ｙＡ２の上に入力バッファ回路及び出力バ
ッファ回路（図示せず）と接続する信号端子４と電源バ
ス接続用の電源端子５ａ、５ｂをそれぞれ設ける。次に
、電源バス導体層７を絶縁層８で被覆し、電源バス導体
層７の側面と接続し絶縁層８に沿って下部に導出された
引出配線９を有する電源バスを電源端子５ａ。
５ｂ上に搭載し、熱圧着等により引出配線９の下面を電
源端子５ａ、５ｂに接合する。ここで、電源端子５ａ、
５ｂは内部回路又は入出力バッファ回路にも接続されて
いる。前述の様に、前記電源バスは、ウェーハエ程とは
別に生成されるのでつニーハエ程のプロセス上の制約を
受けない故に、電源バス導体層７の厚さは、ウェーハプ
ロセスで生成される配線パターンの厚さ（約１μｒｎ
）に比べて大幅に厚くすることが出来る（厚膜で２０Ｊ
Ｊ、 ｍ以上。薄膜でも６〜２０ｕｍと任意に設定出来
る）為、同一電流容量ならば電源バス幅を１−０分の１
以下にすることが出来る。また、同一パターン幅ならば
、電流容量を１０倍以上増加させることが容易に出来る
。従って、電源バスの面積を大幅に小さく出来る効果が
ある。
源端子５ａ、５ｂに接合する。ここで、電源端子５ａ、
５ｂは内部回路又は入出力バッファ回路にも接続されて
いる。前述の様に、前記電源バスは、ウェーハエ程とは
別に生成されるのでつニーハエ程のプロセス上の制約を
受けない故に、電源バス導体層７の厚さは、ウェーハプ
ロセスで生成される配線パターンの厚さ（約１μｒｎ
）に比べて大幅に厚くすることが出来る（厚膜で２０Ｊ
Ｊ、 ｍ以上。薄膜でも６〜２０ｕｍと任意に設定出来
る）為、同一電流容量ならば電源バス幅を１−０分の１
以下にすることが出来る。また、同一パターン幅ならば
、電流容量を１０倍以上増加させることが容易に出来る
。従って、電源バスの面積を大幅に小さく出来る効果が
ある。
第２図（ａ）、（ｂ）は本発明の第２の実施例を説明す
るための半導体チップの断面図である。
るための半導体チップの断面図である。
第２図（ａ）、（ｂ）に示すように、第１の実施例と同
様にして構成した半導体集積回路の電源バス６が４層の
電源バス導体１１７ａ、７ｂ。
様にして構成した半導体集積回路の電源バス６が４層の
電源バス導体１１７ａ、７ｂ。
７ｃ、７ｄを有する場合について示し、第２図（ａ）で
は２層目の電源バス導体層７ｂと引出配線９が接続され
、第２図（ｂ）では４層目の電源バス導体層７ｄと引出
配線９が接続され、それぞれ半導体基板１の上に設けた
絶縁Ｍ２の上に形成した電源端子５ｂ、５ｄの上面と引
出配線９の下面が熱圧着等により接合されている。
は２層目の電源バス導体層７ｂと引出配線９が接続され
、第２図（ｂ）では４層目の電源バス導体層７ｄと引出
配線９が接続され、それぞれ半導体基板１の上に設けた
絶縁Ｍ２の上に形成した電源端子５ｂ、５ｄの上面と引
出配線９の下面が熱圧着等により接合されている。
この例のように、電源の種類数に応じて、多層化が容易
であり、電源を垂直に、また立体的に積み上げる為に、
従来技術の様に平面的に広がって、チップ面積の多くを
占めることがない。従って、面積の小さな電源バスを有
する半導体集積回路が実現出来る。
であり、電源を垂直に、また立体的に積み上げる為に、
従来技術の様に平面的に広がって、チップ面積の多くを
占めることがない。従って、面積の小さな電源バスを有
する半導体集積回路が実現出来る。
以上説明した様に本発明は、ウェーハエ程とは独立して
別途電源バスを生成し、ウェーハエ程終了後に、半導体
集積回路上に、熱圧着その他の適当な手段で前記電源バ
スをマウントすることにより、ウェーハエ程の制約を受
けず、電源バス導体層の膜を厚く生成でき、かつ、電源
の種類数に応じて、任意に多層化出来るために、多種類
電源で大電流容量の電源バスを、小さな面積で実現した
半導体集積回路を提供出来るという効果がある。
別途電源バスを生成し、ウェーハエ程終了後に、半導体
集積回路上に、熱圧着その他の適当な手段で前記電源バ
スをマウントすることにより、ウェーハエ程の制約を受
けず、電源バス導体層の膜を厚く生成でき、かつ、電源
の種類数に応じて、任意に多層化出来るために、多種類
電源で大電流容量の電源バスを、小さな面積で実現した
半導体集積回路を提供出来るという効果がある。
域、４・・・信号端子、５ａ、５ｂ、５ｃ、５ｄ−電源
端子、６ａ、６ｂ、６ｃ、６ｄ−電源バス、７．７ａ、
７ｂ、７ｃ、 ７ｄ−電源バス導体層、８・・・絶縁層
、９・・・引出配線。
端子、６ａ、６ｂ、６ｃ、６ｄ−電源バス、７．７ａ、
７ｂ、７ｃ、 ７ｄ−電源バス導体層、８・・・絶縁層
、９・・・引出配線。
第１図（２１）〜（ｃ）は本発明の第１の実施例を説明
するための半導体チップの平面図と側面図及びＡ−Ａ’
轢断面図、第２図（ａ）、（ｂ）は本発明の第２の実施
例を説明するための半導体チップの断面図、第３図（ａ
＞、（ｂ）は従来の半導体集積回路を説明するための半
導体チップの平面図及びＢ−Ｂ’線断面図である。 １・・・半導体基板、２・・・絶縁膜、３・・・内部回
路頭（α） （ｂン 第２図 ｔ １ 図
するための半導体チップの平面図と側面図及びＡ−Ａ’
轢断面図、第２図（ａ）、（ｂ）は本発明の第２の実施
例を説明するための半導体チップの断面図、第３図（ａ
＞、（ｂ）は従来の半導体集積回路を説明するための半
導体チップの平面図及びＢ−Ｂ’線断面図である。 １・・・半導体基板、２・・・絶縁膜、３・・・内部回
路頭（α） （ｂン 第２図 ｔ １ 図
Claims (1)
- 内部回路領域を有する半導体基板と、前記内部回路領域
以外の前記半導体基板上に設けた絶縁膜上に形成した電
源端子と、各層間及び外周を絶縁層により被覆して少く
とも１層以上積層して設けた電源バス導体層からなる電
源バスと、前記電源バス導体層と接続して前記電源バス
外壁に導出し且つ前記電源端子と接合することにより前
記電源バスを前記電源端子上に搭載する引出配線とを有
することを特徴とする半導体集積回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63154407A JPH023957A (ja) | 1988-06-21 | 1988-06-21 | 半導体集積回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63154407A JPH023957A (ja) | 1988-06-21 | 1988-06-21 | 半導体集積回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH023957A true JPH023957A (ja) | 1990-01-09 |
Family
ID=15583478
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63154407A Pending JPH023957A (ja) | 1988-06-21 | 1988-06-21 | 半導体集積回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH023957A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5306960A (en) * | 1991-05-06 | 1994-04-26 | Thomson Consumer Electronics, Inc. | Common bias circuit for a plurality of discrete IC's each having their own bias circuritry |
| US7580268B2 (en) | 2005-09-30 | 2009-08-25 | Fujitsu Limited | Built-in capacitor type power feed device to power pins of electrical component |
| US7692305B2 (en) | 2005-09-30 | 2010-04-06 | Fujitsu Limited | Power feed device to power pins of electrical component |
-
1988
- 1988-06-21 JP JP63154407A patent/JPH023957A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5306960A (en) * | 1991-05-06 | 1994-04-26 | Thomson Consumer Electronics, Inc. | Common bias circuit for a plurality of discrete IC's each having their own bias circuritry |
| US7580268B2 (en) | 2005-09-30 | 2009-08-25 | Fujitsu Limited | Built-in capacitor type power feed device to power pins of electrical component |
| US7692305B2 (en) | 2005-09-30 | 2010-04-06 | Fujitsu Limited | Power feed device to power pins of electrical component |
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