JPH01185974A - Ｍｉｓ−ｆｅｔ - Google Patents
Ｍｉｓ−ｆｅｔInfo
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- JPH01185974A JPH01185974A JP63011512A JP1151288A JPH01185974A JP H01185974 A JPH01185974 A JP H01185974A JP 63011512 A JP63011512 A JP 63011512A JP 1151288 A JP1151288 A JP 1151288A JP H01185974 A JPH01185974 A JP H01185974A
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- Japan
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- drain
- electrode
- region
- fet
- insulating film
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-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D62/00—Semiconductor bodies, or regions thereof, of devices having potential barriers
- H10D62/10—Shapes, relative sizes or dispositions of the regions of the semiconductor bodies; Shapes of the semiconductor bodies
- H10D62/102—Constructional design considerations for preventing surface leakage or controlling electric field concentration
- H10D62/103—Constructional design considerations for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse-biased devices
- H10D62/105—Constructional design considerations for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse-biased devices by having particular doping profiles, shapes or arrangements of PN junctions; by having supplementary regions, e.g. junction termination extension [JTE]
- H10D62/108—Constructional design considerations for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse-biased devices by having particular doping profiles, shapes or arrangements of PN junctions; by having supplementary regions, e.g. junction termination extension [JTE] having localised breakdown regions, e.g. built-in avalanching regions
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D89/00—Aspects of integrated devices not covered by groups H10D84/00 - H10D88/00
- H10D89/60—Integrated devices comprising arrangements for electrical or thermal protection, e.g. protection circuits against electrostatic discharge [ESD]
- H10D89/601—Integrated devices comprising arrangements for electrical or thermal protection, e.g. protection circuits against electrostatic discharge [ESD] for devices having insulated gate electrodes, e.g. for IGFETs or IGBTs
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
技術分野
本発明は、電界効果トランジスタ（以下、ＦＥＴと称す
）に関し、特にＭ Ｉ Ｓ （ＭｅｔａｌＩｎｓｕｌａ
ｔｏｒ Ｓｅａ＋１ｃｏｎｄｕｃｔｏｒ ）構造のＦＥ
Ｔに関する。
）に関し、特にＭ Ｉ Ｓ （ＭｅｔａｌＩｎｓｕｌａ
ｔｏｒ Ｓｅａ＋１ｃｏｎｄｕｃｔｏｒ ）構造のＦＥ
Ｔに関する。
背景技術
従来のＭＩ ５−ＦＥＴにより構成される集積回路の出
力段は、シリコンゲート相補型ＭＯＳ（以下、シリコン
ゲートＣ−ＭＯＳと称す）インバータによって形成する
場合、第４図及び第５図に示す如き構造となっていた。
力段は、シリコンゲート相補型ＭＯＳ（以下、シリコン
ゲートＣ−ＭＯＳと称す）インバータによって形成する
場合、第４図及び第５図に示す如き構造となっていた。
これら両図において同等部分は同一符号によって示され
ており、これら両図に示す構造は次のようにして得られ
る。すなわち、Ｎ型の半導体基板１の１主面のＮチャン
ネルＦＥＴを形成する領域にホウ素イオン等を注入した
のち熱処理を行なってＰ−ウェル領域３を形成する。し
かる後にＮチャンネル及びＰチャンネルＦＥＴを形成す
る領域以外の領域に選択酸化によってＬＯＧＯＳ酸化膜
２を形成する。こののち、Ｎ型の半導体基板１の１主面
のＦＥＴを形成する領域にゲート酸化膜４を形成し、ポ
リシリコンゲート電極５を形成する。このポリシリコン
ゲート電極５及びＬＯＣＯ８酸化膜２をマスクとして不
純物の導入を行なってＮチャンネルＦＥＴのドレイン領
域６ａ及びソース領域７ａ並びにＰチャンネルＦＥＴの
ドレイン領域６ｂ及びソース領域７ｂを形成する。この
のち、ＣＶＤ酸化膜８を堆積してコンタクトホール部と
なる部分の酸化膜をフォトエツチングにより除去し、ア
ルミニウム等の導電層を全面に蒸着後、フォトエツチン
グにより配線パターンを形成して、ソース電極９ａ、９
ｂ及びドレイン電極１０を形成する。そうすると、第４
図及び第５図に示す如きシリコンゲートＣ−ＭＯＳイン
バータが完成する。
ており、これら両図に示す構造は次のようにして得られ
る。すなわち、Ｎ型の半導体基板１の１主面のＮチャン
ネルＦＥＴを形成する領域にホウ素イオン等を注入した
のち熱処理を行なってＰ−ウェル領域３を形成する。し
かる後にＮチャンネル及びＰチャンネルＦＥＴを形成す
る領域以外の領域に選択酸化によってＬＯＧＯＳ酸化膜
２を形成する。こののち、Ｎ型の半導体基板１の１主面
のＦＥＴを形成する領域にゲート酸化膜４を形成し、ポ
リシリコンゲート電極５を形成する。このポリシリコン
ゲート電極５及びＬＯＣＯ８酸化膜２をマスクとして不
純物の導入を行なってＮチャンネルＦＥＴのドレイン領
域６ａ及びソース領域７ａ並びにＰチャンネルＦＥＴの
ドレイン領域６ｂ及びソース領域７ｂを形成する。この
のち、ＣＶＤ酸化膜８を堆積してコンタクトホール部と
なる部分の酸化膜をフォトエツチングにより除去し、ア
ルミニウム等の導電層を全面に蒸着後、フォトエツチン
グにより配線パターンを形成して、ソース電極９ａ、９
ｂ及びドレイン電極１０を形成する。そうすると、第４
図及び第５図に示す如きシリコンゲートＣ−ＭＯＳイン
バータが完成する。
以上の構造において、スイッチング速度や電流特性の点
からドレイン電極１０をパッド電極に直接接続すると、
パッド電極に外部から静電気による高電圧が印加された
とき、電界の状態を表わす電気力線が構造上張も集中す
るドレイン領域６ａ及び６ｂとゲート電極５との間で絶
縁膜破壊が生じ易く、また、ドレイン領域６ａとＰ−ウ
ェル領域３間及びドレイン領域６ｂと基板１間で接合破
壊が生じ易いという問題が生じる。
からドレイン電極１０をパッド電極に直接接続すると、
パッド電極に外部から静電気による高電圧が印加された
とき、電界の状態を表わす電気力線が構造上張も集中す
るドレイン領域６ａ及び６ｂとゲート電極５との間で絶
縁膜破壊が生じ易く、また、ドレイン領域６ａとＰ−ウ
ェル領域３間及びドレイン領域６ｂと基板１間で接合破
壊が生じ易いという問題が生じる。
そこで、第６図に示す如くシリコンゲートＣ−ＭＯＳイ
ンバータを形成するＰチャンネル及びＮチャンネルＦＥ
Ｔ１１．１２のドレイン電極とパッド電極１３間に拡散
またはポリシリコン等で形成された抵抗体１４が接続さ
れた装置が考案された。また、第７図に示す如くシリコ
ンゲートＣ−ＭＯＳインバータを形成するＰチャンネル
及びＮチャンネルＦＥＴ１１．１２のドレイン電極に並
列に接続されかつＦＥＴ１５．１６及び抵抗１７．１８
からなるダミーＦＥＴ回路１９が設けられた装置も考案
された。
ンバータを形成するＰチャンネル及びＮチャンネルＦＥ
Ｔ１１．１２のドレイン電極とパッド電極１３間に拡散
またはポリシリコン等で形成された抵抗体１４が接続さ
れた装置が考案された。また、第７図に示す如くシリコ
ンゲートＣ−ＭＯＳインバータを形成するＰチャンネル
及びＮチャンネルＦＥＴ１１．１２のドレイン電極に並
列に接続されかつＦＥＴ１５．１６及び抵抗１７．１８
からなるダミーＦＥＴ回路１９が設けられた装置も考案
された。
しかしながら、抵抗１４が接続された第６図に示す如き
装置においては、この抵抗１４と出力負荷容量との積分
作用による出力信号の立ち上り速度及び立ち下がり速度
の低下、発振等の問題があった。また、ダミーＦＥＴ回
路１９が設けられた第７図に示す如き装置においては、
降伏が生じるゲート側のドレイン領域と基板間の接合表
面部分が延長されるので、この部分の降伏電流密度を下
げることができ、静電気に対する強度の向上を所定の駆
動能力を維持しつつ達成し得るが、出力段の面積は必然
的に大になるという欠点があった。
装置においては、この抵抗１４と出力負荷容量との積分
作用による出力信号の立ち上り速度及び立ち下がり速度
の低下、発振等の問題があった。また、ダミーＦＥＴ回
路１９が設けられた第７図に示す如き装置においては、
降伏が生じるゲート側のドレイン領域と基板間の接合表
面部分が延長されるので、この部分の降伏電流密度を下
げることができ、静電気に対する強度の向上を所定の駆
動能力を維持しつつ達成し得るが、出力段の面積は必然
的に大になるという欠点があった。
発明の概要
本発明は、上記の如き従来のＭＩ ５−ＦＥＴの欠点に
鑑みてなされたものであって、出力の電気的特性を劣化
させずかつチップ上の占有面積を増大させることなく耐
静電気強度を向上させることができるＭＩＳ−ＦＥＴを
提供することを目的とする。
鑑みてなされたものであって、出力の電気的特性を劣化
させずかつチップ上の占有面積を増大させることなく耐
静電気強度を向上させることができるＭＩＳ−ＦＥＴを
提供することを目的とする。
本発明によるＭＩ ５−ＦＥＴは、絶縁膜上におけるド
レイン領域の近傍においてゲート電極に接することなく
分布しかつソース領域ないしはサブストレート領域に接
続された電極が設けられていることを特徴としている。
レイン領域の近傍においてゲート電極に接することなく
分布しかつソース領域ないしはサブストレート領域に接
続された電極が設けられていることを特徴としている。
実施例
以下、本発明の実施例につき第１図乃至第３図を参照し
て詳細に説明する。
て詳細に説明する。
第１図及び第２図は、本発明によるＭＩＳ−ＦＥＴによ
って形成されたシリコンゲートＣ−ＭＯＳインバータの
構成を第４図及び第５図と同様に示した図である。第１
図及び第２図に、おいて同等部分は同一符号によって示
されている。これら両図において、Ｎ型の半導体基板１
の１主面における選択酸化によるＬＯＧＯ３酸化膜２、
Ｐ−ウェル領域３及びゲート酸化膜４は第４図及び第５
図の装置と同様に形成される。しかしながら、本例にお
いては、こののちポリシリコンゲート電極５を形成する
と同時にこのポリシリコンゲート電極５と共にドレイン
領域となる部分を囲むように電極２０ａ、２０ｂを形成
する。このポリシリコンゲート電極５及び電極２０ａ、
２０ｂ並びにＬＯＣＯ８酸化膜２をマスクとして不純物
の導入を行なってＮチャンネルＦＥＴのドレイン領域６
ａ及びソース領域７ａ並びにＰチャンネルＦＥＴのドレ
イン領域６ｂ及びソース領域７ｂを形成する。
って形成されたシリコンゲートＣ−ＭＯＳインバータの
構成を第４図及び第５図と同様に示した図である。第１
図及び第２図に、おいて同等部分は同一符号によって示
されている。これら両図において、Ｎ型の半導体基板１
の１主面における選択酸化によるＬＯＧＯ３酸化膜２、
Ｐ−ウェル領域３及びゲート酸化膜４は第４図及び第５
図の装置と同様に形成される。しかしながら、本例にお
いては、こののちポリシリコンゲート電極５を形成する
と同時にこのポリシリコンゲート電極５と共にドレイン
領域となる部分を囲むように電極２０ａ、２０ｂを形成
する。このポリシリコンゲート電極５及び電極２０ａ、
２０ｂ並びにＬＯＣＯ８酸化膜２をマスクとして不純物
の導入を行なってＮチャンネルＦＥＴのドレイン領域６
ａ及びソース領域７ａ並びにＰチャンネルＦＥＴのドレ
イン領域６ｂ及びソース領域７ｂを形成する。
こののち、ＣＶＤ酸化膜８を堆積したのちコンタクトホ
ール部となる部分の酸化膜をフォトエツチングにより除
去し、アルミニウム等の導電層を全面に蒸着後、フォト
エツチングにより配線パターンを形成して、ソース電極
９ａ、９ｂ及びドレイン電極１０を形成する。尚、この
とき電極２０ａ及び２０ｂがそれぞれソース電極９ａ及
び９ｂに接続されるように配線パターンの形成のための
アルミニウムの蒸着の直前に行なわれる酸化膜８の除去
を行なう。そうすると、第１図及び第２図に示す如きシ
リコンゲー） Ｃ−ＭＯＳが完成する。
ール部となる部分の酸化膜をフォトエツチングにより除
去し、アルミニウム等の導電層を全面に蒸着後、フォト
エツチングにより配線パターンを形成して、ソース電極
９ａ、９ｂ及びドレイン電極１０を形成する。尚、この
とき電極２０ａ及び２０ｂがそれぞれソース電極９ａ及
び９ｂに接続されるように配線パターンの形成のための
アルミニウムの蒸着の直前に行なわれる酸化膜８の除去
を行なう。そうすると、第１図及び第２図に示す如きシ
リコンゲー） Ｃ−ＭＯＳが完成する。
以上の構成において電極２０ａ、２０ｂは、その周縁が
ドレイン領域６ａ、６ｂとＰ−ウェル領域３或いは基板
１との接合面と、ゲート酸化膜４の表面との交線によっ
て形成される長方形におけるゲート電極５に接する辺を
除く他の辺に接するように形成される。また、電極２０
ａ、２０ｂは、ソース電極９ａ、９ｂに接続されるので
、空乏層の広がりは第３図に示す如くなる。すなわち、
接合表面近傍の空乏層２１はゲート電極５近傍において
、ゲート電極５の影響で幅が狭くなり、この部分で降伏
が生じることとなる。ところが、空乏層２１は、電極２
０ａ、２０ｂが存在するので、電極２Ｑａ、２０ｂ近傍
においても一点鎖線で示す如く狭くなり、この部分にお
いても降伏が生じて降伏時の電流密度が低下することな
る。尚、破線は電極２０ａ、２０ｂが存在しない場合の
状態を示している。
ドレイン領域６ａ、６ｂとＰ−ウェル領域３或いは基板
１との接合面と、ゲート酸化膜４の表面との交線によっ
て形成される長方形におけるゲート電極５に接する辺を
除く他の辺に接するように形成される。また、電極２０
ａ、２０ｂは、ソース電極９ａ、９ｂに接続されるので
、空乏層の広がりは第３図に示す如くなる。すなわち、
接合表面近傍の空乏層２１はゲート電極５近傍において
、ゲート電極５の影響で幅が狭くなり、この部分で降伏
が生じることとなる。ところが、空乏層２１は、電極２
０ａ、２０ｂが存在するので、電極２Ｑａ、２０ｂ近傍
においても一点鎖線で示す如く狭くなり、この部分にお
いても降伏が生じて降伏時の電流密度が低下することな
る。尚、破線は電極２０ａ、２０ｂが存在しない場合の
状態を示している。
このように、電気力線が最も集中するドレイン−基板接
合のゲート領域側表面部分が実質的にドレイン周囲長と
ほぼ同じ程度まで延長されて降伏時の電流密度が低下す
るので、パッド電極からドレイン領域に加わる静電気に
対してゲート絶縁膜破壊やドレイン−基板間の接合破壊
を防止することができ、出力特性を劣化させる保護抵抗
や大面積を必要とするダミーＦＥＴ回路を設けることな
く、静電気に対して高い強度を有する装置を形成するこ
とが可能となる。
合のゲート領域側表面部分が実質的にドレイン周囲長と
ほぼ同じ程度まで延長されて降伏時の電流密度が低下す
るので、パッド電極からドレイン領域に加わる静電気に
対してゲート絶縁膜破壊やドレイン−基板間の接合破壊
を防止することができ、出力特性を劣化させる保護抵抗
や大面積を必要とするダミーＦＥＴ回路を設けることな
く、静電気に対して高い強度を有する装置を形成するこ
とが可能となる。
尚、上記実施例においては、電極２０ａ、２０ｂは周縁
がドレイン領域６ａ、６ｂとＰ−ウェル領域３或いは基
板１との接合面と、ゲート酸化膜４の表面との交線によ
って形成される長方形におけるゲート電極５に接する辺
を除く他の辺に接するように形成されるとしたが、電極
２０ａ、２０ｂはドレイン領域６ａ、６ｂとＰ−ウェル
領域３或いは基板１との、接合面と、ゲート酸化膜４の
表面との交線によって形成される長方形におけるゲート
電極５に接する辺を除く他の辺を覆うように形成しても
よく、更には当該辺から若干離れた位置に形成してもよ
い。。
がドレイン領域６ａ、６ｂとＰ−ウェル領域３或いは基
板１との接合面と、ゲート酸化膜４の表面との交線によ
って形成される長方形におけるゲート電極５に接する辺
を除く他の辺に接するように形成されるとしたが、電極
２０ａ、２０ｂはドレイン領域６ａ、６ｂとＰ−ウェル
領域３或いは基板１との、接合面と、ゲート酸化膜４の
表面との交線によって形成される長方形におけるゲート
電極５に接する辺を除く他の辺を覆うように形成しても
よく、更には当該辺から若干離れた位置に形成してもよ
い。。
また、上記実施例においては電極２０ａ、２０ｂは、ソ
ース電極９ａ、９ｂに接続されているが、電極２０ａ、
２０ｂをサブストレート領域に接続してもよい。
ース電極９ａ、９ｂに接続されているが、電極２０ａ、
２０ｂをサブストレート領域に接続してもよい。
以上、シリコンゲートＣ−ＭＯ８の場合について説明し
たが、本発明はＰチャンネルＦＥＴ及びＮチャンネルＦ
ＥＴのうちのいずれか一方のみからなる装置或いはゲー
ト電極がアルミニウムで形成された装置に適用すること
もできる。
たが、本発明はＰチャンネルＦＥＴ及びＮチャンネルＦ
ＥＴのうちのいずれか一方のみからなる装置或いはゲー
ト電極がアルミニウムで形成された装置に適用すること
もできる。
発明の効果
以上詳述した如く本発明によるＭＩ ５−ＦＥＴにおい
ては、絶縁膜上におけるドレイン領域の近傍においてゲ
ート電極に接することなく分布しかつソース領域に接続
された電極が設けられているので、ドレイン降伏時の電
流密度が低下し、パッド電極からドレイン領域に加わる
静電気によるゲート絶縁膜破壊やドレイン−基板間の接
合破壊を防止することができる。このため、本発明によ
るＭＩＳ−ＦＥＴによれば、出力特性を劣化させる保護
抵抗や大面積を必要とするダミーＦＥＴ回路等を設ける
ことなく、静電気に対して高い強度を有する装置を形成
することが可能となる。
ては、絶縁膜上におけるドレイン領域の近傍においてゲ
ート電極に接することなく分布しかつソース領域に接続
された電極が設けられているので、ドレイン降伏時の電
流密度が低下し、パッド電極からドレイン領域に加わる
静電気によるゲート絶縁膜破壊やドレイン−基板間の接
合破壊を防止することができる。このため、本発明によ
るＭＩＳ−ＦＥＴによれば、出力特性を劣化させる保護
抵抗や大面積を必要とするダミーＦＥＴ回路等を設ける
ことなく、静電気に対して高い強度を有する装置を形成
することが可能となる。
第１図は、本発明の一実施例を示す平面図、第２図は、
第１図のＡＡ’線断面図、第３図は、空乏層を示す図、
第４図は、従来のＭＩＳ−ＦＥＴを示す平面図、第５図
は、第４図のＡＡ’線断面図、第６図及び第７図は、従
来のＭＩ ５−ＦＥＴによるＣ−ＭＯＳインバータによ
って構成された出力段を示す回路図である。 主要部分の符号の説明 ５・・・・・・ゲート電極 ６ａ、６ｂ・・・・・・ドレイン領域 ７ａ、７ｂ・・・・・・ソース領域 ２０ａ、２０ｂ・・・・・・電極
第１図のＡＡ’線断面図、第３図は、空乏層を示す図、
第４図は、従来のＭＩＳ−ＦＥＴを示す平面図、第５図
は、第４図のＡＡ’線断面図、第６図及び第７図は、従
来のＭＩ ５−ＦＥＴによるＣ−ＭＯＳインバータによ
って構成された出力段を示す回路図である。 主要部分の符号の説明 ５・・・・・・ゲート電極 ６ａ、６ｂ・・・・・・ドレイン領域 ７ａ、７ｂ・・・・・・ソース領域 ２０ａ、２０ｂ・・・・・・電極
Claims (1)
- 所定導電型の半導体層と、前記半導体層内に互いに離
間して形成されたソース領域及びドレイン領域と、前記
ソース領域とドレイン領域間の前記半導体層の表面に絶
縁膜を介して設けられたゲート電極とからなるＭＩＳ−
ＦＥＴであって、前記絶縁膜上における前記ドレイン領
域の近傍において前記ゲート電極に接することなく分布
しかつ前記ソース領域に接続された電極を備えたことを
特徴とするＭＩＳ−ＦＥＴ。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63011512A JP2598446B2 (ja) | 1988-01-21 | 1988-01-21 | Ｍｉｓ−ｆｅｔ |
| US07/286,817 US5160990A (en) | 1988-01-21 | 1988-12-20 | MIS-FET with small chip area and high strength against static electricity |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63011512A JP2598446B2 (ja) | 1988-01-21 | 1988-01-21 | Ｍｉｓ−ｆｅｔ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH01185974A true JPH01185974A (ja) | 1989-07-25 |
| JP2598446B2 JP2598446B2 (ja) | 1997-04-09 |
Family
ID=11780064
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63011512A Expired - Lifetime JP2598446B2 (ja) | 1988-01-21 | 1988-01-21 | Ｍｉｓ−ｆｅｔ |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US5160990A (ja) |
| JP (1) | JP2598446B2 (ja) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2914292B2 (ja) * | 1996-04-25 | 1999-06-28 | 日本電気株式会社 | 半導体装置 |
| JP3430080B2 (ja) * | 1999-10-08 | 2003-07-28 | Ｎｅｃエレクトロニクス株式会社 | 半導体装置及びその製造方法 |
| JP5586819B2 (ja) * | 2006-04-06 | 2014-09-10 | ピーエスフォー ルクスコ エスエイアールエル | 半導体装置 |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS60103675A (ja) * | 1983-11-11 | 1985-06-07 | Nec Corp | Ｍｏｓ集積回路装置 |
| JPS62229880A (ja) * | 1986-03-31 | 1987-10-08 | Toshiba Corp | 半導体装置及びその製造方法 |
Family Cites Families (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CA941074A (en) * | 1964-04-16 | 1974-01-29 | Northern Electric Company Limited | Semiconductor devices with field electrodes |
| US3463977A (en) * | 1966-04-21 | 1969-08-26 | Fairchild Camera Instr Co | Optimized double-ring semiconductor device |
| IT1085486B (it) * | 1977-05-30 | 1985-05-28 | Ates Componenti Elettron | Struttura a semiconduttore integrata monolitica con giunzioni planari schermate da campi elettrostatici esterni |
| JPS57160159A (en) * | 1981-03-28 | 1982-10-02 | Toshiba Corp | High breakdown voltage planar type semiconductor device |
| US4713681A (en) * | 1985-05-31 | 1987-12-15 | Harris Corporation | Structure for high breakdown PN diode with relatively high surface doping |
-
1988
- 1988-01-21 JP JP63011512A patent/JP2598446B2/ja not_active Expired - Lifetime
- 1988-12-20 US US07/286,817 patent/US5160990A/en not_active Expired - Fee Related
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS60103675A (ja) * | 1983-11-11 | 1985-06-07 | Nec Corp | Ｍｏｓ集積回路装置 |
| JPS62229880A (ja) * | 1986-03-31 | 1987-10-08 | Toshiba Corp | 半導体装置及びその製造方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| US5160990A (en) | 1992-11-03 |
| JP2598446B2 (ja) | 1997-04-09 |
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