JPH01187634A

JPH01187634A - 情報処理装置

Info

Publication number: JPH01187634A
Application number: JP1062788A
Authority: JP
Inventors: Toru Shonai; 亨庄内; Yoichi Shintani; 洋一新谷; Kazunori Kuriyama; 和則栗山; Eiki Kamata; 釜田　栄樹; Kiyoshi Inoue; 潔井上
Original assignee: Hitachi Ltd
Current assignee: Hitachi Ltd
Priority date: 1988-01-22
Filing date: 1988-01-22
Publication date: 1989-07-27
Anticipated expiration: 2012-10-27
Also published as: JP2667851B2

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】〔発明の利用分野〕本発明は情報処理装置に係り、特にパイプライン制御の
情報処理装置の高速化に関する。

〔従来の技術〕

パイプライン制御の情報処理装置では、命令の処理全体
を複数の部分処理に分割し、各部分処理ごとに独立の処
理装置を設けている。まず第１命令が第１の部分処理を
行う処理装置で処理される。

その処理が完了して第２の部分処理を行う処理装置に移
ると、第１の部分処理を行う処理装置では第２命令の処
理が開始される。第１命令が第３の部分処理を行う処理
装置に移ると、第２命令は第２の部分処理を行う処理装
置で処理され、第３命令は第１の部分処理装置で処理さ
れる。このように、第１命令の処理の全体が完了する前
に、第１命令の後続命令の実行が開始されるので、パイ
プライン制御の情報処理装置では高い命令処理性能を実
現することが出来る。

〔発明が解決する問題点〕

しかし、ある命令（以降では後続命令と呼ぶ）より前に
ある命令（以降では先行命令と呼ぶ）があるレジスタを
変更する命令であり、後続命令がそのレジスタを参照す
る命令である場合（レジスタコンフリクト状態と呼ぶ。

）には、命令処理は上記の様には進まない。すなわち、
先行命令が演算結果をレジスタに書込むまま、もしくは
先行命令が演算結果を生成するまでは、後続命令の処理
全体、少なくともレジスタを参照する部分処理を停止さ
せなければならない。このようなレジストコンフリクト
による後続命令の実行停止は、パイプライン制御の情報
処理装置においては、性能向上の大きな阻止要因とな、
っている。

本発明の目的は、レジスタコンフリクト時の後続命令の
実行停止をなくし、高い命令処理性能を有するパイプラ
イン制御の情報処理装置を提供することにある。

〔発明を解決するための手段〕

本発明では、後続命令との間でレジスタコンフリクトを
起している先行命令の命令アドレス又はその一部、およ
び該先行命令より前の命令の命令アドレス又はその一部
、および該先行命令を先読する際の先読みアドレス又は
その一部、および該先行命令より前の命令を先読する際
の先読みアドレス又はその一部、および該先行命令が参
照するレジスタの内容又はその一部、および該先行命令
語又はその一部の全体又は各部分の任意の組合せを連想
キーに用いて該先行命令の演算結果を予測する装置と、該後続命令を実行する際に該連想キーにより該予測装置
が該先行命令の演算結果の予測値を出力したかを検出し
、検出された時には該予測値を用いて、該後続命令の停
止される処理を開始する装置と、該予測値と該先行命令によって、レジスタに書込まれる
演算結果とが等しいかを比較し、該比較結果が不一致の
時には、該先行命令によって、レジスタに書込まれる演
算結果を用いて該後続命令を再実行させる装置を持つ情
報処理装置を提案する。

〔作用〕

これにより、レジスタコンフリクト時に停止される後続
命令の処理が、該予測装置の出力する予測を用いて開始
できるので、上記目的を達成できる。

〔発明の実施例〕

以下、本発明の一実施例を図に従って詳細に説明する。

まず、第２図Ａを使って本実施例で用いる命令形式を説
明する。この命令形式では、各命令語は４バイト長から
摺成される。第１バイトはオペコード（Ｏｐ）を表わす
。第２バイト及び第３バイトの上４ビットは３つのレジ
スタ開示フィールド（Ｒ１，Ｘ２．Ｂ２）を表わす。第
３バイトの下４ビット及び第４バイトは変位（Ｃ２）を
表わす。

この命令形式では各レジスタ指示フィールドはそれぞれ
４ビツトであり、それぞれ１６個のレジスタの１つを指
示する。

この命令の意味は、Ｘ２フイールドの指示する汎用レジ
スタの内容と８２フイールドの指示する汎用レジスタの
内容と変位Ｄ２の和をオペランドアドレスとし、このア
ドレスの指す主記憶上のロケーションの内容（第２オペ
ランドと呼ぶ）と、Ｒ１フィールドの指示する汎用レジ
スタの内容（第１オペランドと呼ぶ）とに対して、オペ
コードｏｐで示される演算を施し、Ｒ１フィールドの指
示する汎用レジスタに格納することである。

なお、この命令形式はＩ　Ｂ　Ｍ　５ｙｓｔｅ＋＋＋／
　３７０の命令形式から引用したものであり、更に詳し
くは“Ｉ　Ｂ　Ｍ　Ｓｙｓｔｅｍ／　３７０　Ｐｒ１ｎ
ｃｉｐｌｅｓ　ｏｆＯｐｅｒａ　−Ｌ　ｉｏｎ　”を参
照されたい。

第２Ｂ図は、第２Ａ図で表わされた命令をニューモニツ
クで表わしたものである。

第３図は、レジストコンフリクトを起している命令列の
例である。先行命令（■）はＡｄｄ命令であり、レジス
タ１の内裏とレジスタ２の内容と変位１００を加えて得
られるアドレスめ内容をレジスタ５の内容と加算してレ
ジスタ５に格納することを意味する。後続命令（■）は
Ｓｕｂ　ｔ−ｒａｃｔ命令であり、レジスタ１の内容と
レジスタ５の内容と変位１５０を加えて得られるアドレ
スの内容をレジスタ８の内容から引いてレジスタ８に格
納することを意味する。

先行命令は演算結果をレジスタ５に書込み、後続命令は
レジスタ５の内容を用いているので、レジスタコンフリ
クトが起っている。

次に第１Ａ図、第１Ｂ図を使って実施例の全体構成の概
要を説明する６第１Ａ図と第１Ｂ図とを、結合すると、
実施例の全体構成図となる。

まず、３０４は命令記憶装置であり、３２６はオペラン
ド記憶装置である。命令記憶装置３０４とオペランド記
憶装置はバイト単位に２４ビツトのアドレスでアドレス
付けされている。

１００は先読み命令レジスタアドレスである。

命令の先読みは、常に命令記憶装置上の４命令語境界か
ら始まる４命令語単位に行われる。したがって先読み命
令アドレスレジスタ（ＩＦΔ）　１００には２４ビツト
のアドレスのうちの上位２０ビツト（ビット０−１９）
が格納される。

１０４．１０６，１０８，１１０はそれぞれ命令バッフ
ァＩＢＯ，ＩＢＩ、ＩＢ２．ＩＢ３であり、命令記憶装
置３０４から先読みされた４命令語がこの順に格納され
る。

１１２は命令レジスタであり、１１４は命令カウンタで
ある。１命令語は命令記憶装置上の命令語境界からの４
バイトに必ず置かれる。したがって、命令カウンタには
２４ビツトのアドレスのうちの上位２２ビツト（ビット
０−２１）が格納される。命令カウンタ１１４の値は、
その時の命令レジスタ１１２中の命令語の命令アドレス
となっている。

１１８は１６個の汎用レジスタよりなる汎用レジスタフ
ァイルである。

３２４のアドレス加算器であり、命令語のＸ２フイール
ドの指示するレジスタの内容すなわち、Ｘ２レジスタ値
と８２フイールドの指示するレジスタの内容すなわち、
Ｂ２レジスタ値と変位Ｄ２を加算する。加算結果はオペ
ランドアドレスレジスタ１２０に格納される。

１２２はオペランドデータレジスタであり、３３０はＡ
ＬＵである。

１２４．１３０はそれぞれ命令レジスタ１２２の遅延レ
ジスタ、命令カウンタ１１４の遅延レジスタであり、オ
ペランドアドレスレジスタ１２０にオペランドアドレス
が格納される時に、その命令の命令レジスタ値、命令カ
ウンタ値が格納される。

１２６．１３８はそれぞれレジスタ１２４゜１３８の遅
延レジスタであり、オペランドデータレジスタ１２２に
オペランドデータが格納される時に、その命令の命令レ
ジスタ値、命令カウンタ値がそれぞれに格納される。

３２０は予測記憶装置として用いる連想記憶装置であり
、３２２はレジスタコンフリクト検出装置である。

１５４は予測装置が出力するオペランドアドレスの予測
値を格納するレジスタであり、３３２は予測装置が出力
した予測値が命令の実行によって求められたオペランド
・アドレスと等しいかを比較する比較器である。

次に、第１Ａ図、第１Ｂ図の全体構成図と第５図のタイ
ミングチャート図を使って、レジスタコンフリクトがな
い場合の全体の動作を説明する。

第５図の如く時刻′ｒＯより先読みアドレスレジスタに
は第１命令から第４命令を先読みする際の先読みアドレ
スが格納されているとする。また命令レジスタ１１２と
命令カウンタ１１４には時刻Ｔ２以前において第１命令
の前の命令、すなわち第０命令の命令語と命令アドレス
が格納されているとする。先読みアドレスレジスタ１０
０のアドレスは信号線５００を介して命令記憶装置３０
４に印加され、そのアドレスから始まる４命令語が信号
線５０６に出力され、第１命令語から第４命令語までの
４命令語は時刻Ｔ１にバッファ１０４゜１０６．１０８
，１１０に格納される。

アドレス増加器３０２は、先読みアドレスレジスタ１０
０のアドレスを入力として、そのアドレスを４命令語分
増加させたアドレスを信号ｆｉ５０２に出力する。セレ
クタ３００の選択信号である信号線５８６の信号は通常
「右選択信号」であり（「右選択信号」以外の値を取る
場合は下記で説明される時だけである）、この時、信号
線５０５の信号がセレクタ３００を通って信号線５０６
に出力されて、先読アドレスレジスタ１００に格納され
る。格納される時刻は時刻ＴＯの４周期後の時刻Ｔ４で
ある。命令バッファ１０４，１０６゜１０８．１１０に
は次の４命令語が格納される時刻Ｔ５までこの４命令語
が格納される。先読みアドレスレジスタ１００は通常こ
のように４命令語分ずつ増加されるので、命令バッファ
１０４゜１０６．１０８．１．１０には順々に後続の命
令が４命令単位に先読みされて格納されることとなる。

時刻′ｒ２以前においては、命令カウンタ１１４には第
０命令の命令アドレスが格納されていた。

命令カウンタ１１４の値は信号線５３０を介してアドレ
ス増加器３１０に印加されて、１命令語分増加されて、
第１命令の命令アドレスとなる。増加された値は信号線
５２０を介してセレクタ３０８に入力される。セレクタ
３０８の選択信号５８６は上述したように通常「右選択
信号」であり、この時、信号線５２０の値はセレクタ３
０８を介して信号線５１８へ出力される。信号線５１８
の値は命令カウンタ１１４に格納される。また、その値
はセレクタ３０６に印加される。セレクタ３０６３０６
は、信号線５１Ｂ、の２２ビツトアドレス値のうちの下
２ビットを見て、それが０ならば信号線５０８のデータ
が信号線５１６へ出力され、それが１ならば信号線５１
０のデータが信号線５１６出力される。又それが２なら
ば信号線５１２のデータが信号５１６へ出力され、それ
が３ならば信号線５１４のデータが信号線５１６へ出力
される。

これにより、命令レジスタ前の時刻でセットされた命令
バッファの次の命令バッファの内容がセレクタ３０６で
選択されて命令レジスタ１１７に格納される。時刻Ｔ２
においては命令バッファＩＢＯ１０４から第１命令語が
命令レジスタ１１２に格納されて、同時に命令カウンタ
１１４に第１命令の命令アドレスが格納される。

セレクタ３１２，３１４には信号線５３２を介して１６
個のレジスタよりなるレジスタファイル１１８の値が印
加される。セレクタ３１２には更に信号線５２４を介し
て命令レジスタ１１２中の第１命令のＸ２フイールドの
４ビツトが印加される。セレクタ３１２はこれによりＸ
２フイールドの指示するレジスタの値を信号線５３４に
出力する。セレクタ３１４には更に信号線５２６を介し
て命令レジスタ１１２中の第１命令のＢ２フィールドの
４ビツトが印加される。セレクタ３１４はこれによりＢ
２フィールドの指示するレジスタの値を信号線５３６に
出力する。信号線５９２゜５９０には通常「上選択信号
」が印加されており、（「上選択信号」以外の値が印加
されるのは下記で説明する場合だけである）、この時、
信号線５３４の値はセレクタ３１６を介して信号線５４
０に出力され、信号１４５３６の値はセレクタ３１８を
介して信号線５４２に出力される。

アドレス加算器にはこのようにして信号線５４０を介し
て第１命令のＸ２フイールドの指示するレジスタの内容
が入力され、信号線５４２を介しては第１命令の８２フ
イールドの指示するレジスタの内容が入力される。更に
、信号線５２８を介して命令レジスタ１１２中の第１命
令の変位Ｄ２が入力される。アドレス加算器は上記３つ
の入力値を加算結果である第１命令のオペランドアドレ
スを信号線５４８に出力し、それは時刻Ｔ３でオペラン
ドアドレスレジスタ１２０に格納される。また同時刻に
、■Ｒ１レジスタ１２４には第１命令語が信号線５２２
を介して格納され、ＩＣルジスタ１３０には第１命令ア
ドレスが信号線５３０を介して格納される。

オペランド記憶装置３２６には信号線５４９を介してオ
ペランドアドレスレジスタ１２０中の第１命令のオペラ
ンドアドレスが印加され、信号線５５２にはそのアドレ
スで示されるロケーションにある第１命令のオペランド
データが出力される。

時刻Ｔ４になると、この第１命令のオペランドデータは
オペランドデータレジスタ１２２に格納される。

同時刻に、Ｉ　Ｒ２レジスタ１２６には、信号線５６２
を介してＩＲＩＲ１レジスタ第１命令語が格納され、Ｉ
Ｃ２レジスタ１３８には、信号線５７２を介してＩＣル
ジスタ１３０から第１命令の命令アドレスが格納される
。

ＡＬＵ３３０には３つの入力信号線がある。信号線５５
４からは、オペランドデータレジスタ１２２にある第１
命令のオペランドデータが入力される。信号線５９４か
らはＩＲ２レジスタ１２６にある第１命令のオペコード
が入力される。セレクタ３２８には信号線５３２を介し
て１６個のレジスタよりなるレジスタファイル１１８の
値が印加され、更に信号線５５８を介して第１命令のＲ
１フィールドが印加される。これにより、セレクタ３２
８は、Ｒ１フィールドによって指示されるレジスタの値
、すなわちＲ１レジスタ値を信号線５６０に印加し、そ
れがＡ　Ｌ　Ｕ　３３０に入力される。ＡＬＵは、信号
線５６０からの入力データを第１オペランドデータとし
、信号線５５４からの入力データを第２オペランドデー
タとして、両者に信号線５９４に示されるオペコードの
演算を施し、その演算結果を信号線５５６に出力する。

レジスタファイル１１８には、信号線５５６を介して第
１命令の演算結果が印加され、信号線５５８を介してＩ
Ｒ２レジスタ１２６にある第１命令のＲ１フィールドが
印加される。時刻１゛５になると、上記第１命令の演算
結果は丁く１フイールドの指示するレジスタ、すなわち
Ｒ１レジスタに書込まれる。

以上により第１命令の処理は終了する。

第２命令の処理は、まず時刻Ｔ３に第２命令語が命令レ
ジスタ１１２に格納され、第２命令の命令アドレスが命
令カウンタＩＣに格納される。以降、第１命令と同様に
順々に処理が進む。

第３命令以降の命令の処理は、前の命令処理の１周期遅
れの時刻で第１．第２命令のように進む。

ただし、命令の先読みは４命令語単位であるので、先読
み命令レジスタ１００．命令バッファ１０４゜１０６．
１０８，１１０への格納はそれぞれ４周期ごとに１度ず
つ行なわれる。

以上のように、レジスタコンフリクトがない場合には１
周期ごとに命令処理が進んでいく。

次に、レジスタコンフリクトのある場合の全体の動作説
明に移るが、その前に第４図を用いて、連想記憶装置３
２０の説明をする。

実施例における連想記憶装置の記憶装置は１０ワードで
ある。

各ワードは、ＩＣ記憶部ＩＣＰ３４６と予測アドレス記
憶部ＰＡＰ３５６からなる。

信号線５００にデータを印加すると、連想記憶装置は探
索をする。信号線５００上のデータとＩＣ記憶部ＩＣＰ
３４５データが一致するワードがある時には、一致検出
器３４４は「１」を出力して１−Ｉ　Ｉ　Ｔ　Ｌレジス
タ１５６を「１」にし、かつそのワードの予測アドレス
記憶部ＰＡＰ３５６のデータをＰＡＬレジスタ１５８に
格納する。一致するワードがない時は、一致検出器３４
４は「０」を出力し１”　ＨＩ　”１”　Ｌ　Ｌ／レジ
スタ１５６「０」にする。

なお、信号線５００上のデータは先読み命令アドレスで
あり、ＩＣ記憶部ＩＣＰのデータは命令アドレスである
ので、ここでの［一致検出」とは、２４ビツトアドレス
の内の上位２２ビツトの一致を調べることである。

一方、信号線５８４に「１」又は信号線５８６に「０」
が印加された時には、連想記憶装置は、信号線５８０，
５４９上のデータをそれぞれＩＣ記憶部ＩＣＰ３４６、
予測アドレス記憶部Ｐ　ｒ）Ｐ　３５６のデータとする
ワードを登録する。その際、ＩＣ記憶部ＩＣＰ３４６の
データが一致するワードがすでに記憶されている時には
、そのワードの上に重ね書きされる。一致するワードが
また記憶されていない時には、新しくワードがつくられ
て登録される。

以上で連想記憶装置の説明を終わる。

次に、レジスタコンフリクトのある場合の動作説明を行
なう。レジスタコンフリクトのある命令としては第３図
の２命令を考え、Ａｄｄ命令が第１命令とし、Ｓ　ｕｂ
ｉｒａｃｔ命令が第２命令とする。

第３命令以降はこれらの命令との間でレジスタコンフリ
クトを起さない任意の命令とする。

本発明では、レジスタコンフリクトを起している先行命
令（以下で考える例では第１命令）のオペランド・アド
レスを予８１１１するのに連想記憶装置を使用している
。したがって先行命令を実行する際に、その連想記憶装
置に以前の実行時のオペランド・アドレスがある否かで
予測が出来るか出来ないかが決まる。

まず、連想記憶装置に以前の実行時の情報すなわち、オ
ペランド・アドレスがある場合を説明する。第６図をタ
イミングチャート図として用いる。

第１命令から第４命令までの命令先読み、および第１命
令の処理の大部分は、上述のレジスタコンフリクトがな
い場合の動作と同じである。すなわち、第６図のタイミ
ングチャート図のうち、第１命令から第４命令に関する
ＩＦＡ、ＩＢＯ〜３゜第１命苓に関するＩＲ／Ｔに、Ｏ
Ａ／ＩＲＩ／ＴＣＩ、００／ＩＲ２／ＩＣ２，ＯＲのタ
イミングは、第５図のものと同一である。以下ではそれ
以外部分を説明する。

まず、時刻ＴＯより先読み命令アドレスレジスタ１００
に格納されている先読み命令アドレスは、信号線５００
を介して連想記憶装置のＩＣ記憶部ＩＣＰ５００に印加
されている。

連想記憶装置は、上記信号、［５００のデータで探索を
する６今は、連想記憶装置に以前の実行時の情報がある
場合を考えているので、時刻Ｔ２においてＰＡＬレジス
タ１５８には第１命令のオペランド・アドレスの予測値
が格納され、ＨＴ　’ｒＩ、レジスタ１５６には「１」
が格納される。

ＰＡＬレジスタのオペランド・アドレスはオペランド記
憶に印加され、そこから読み出されたオペランドデータ
は時刻Ｔ３でＰＤレジスタ１２３に格納される。

時刻Ｔ３においてＩＲＩＲ１レジスタ１２４第１命令で
あるＡｄｄ命令の命令語が格納されており、命令レジス
タ１１２には第２命令であるＳ　ｕｂｓｔｒａｃｔ命令
の命令語が格納されている。したがって、信号線５８２
上には第１命令のＲ１フィールドの「５」が印加され、
信号線５２４には第２命令のＸ２フイールド「５」が印
加される。第１命令と第２命令以外ではレジスタコンフ
リフタがないと仮定しているので、信号線５５８，５２
６には［５」とは異なる値が印加されている。したがっ
て、−数比較回路１６０の出力は「１」になり、他の一
致比較回路１６２，１６４，１６６の出力は「０」とな
る。故にＯＲ回路１６８の出力信号ｆｉ５９３とＯＲ回
路１８２の出力信号線５９６と、ＡＮＤ回路１７２の出
力信号線１７２は「１」になる。また、ＯＲ回路の出力
信号１ｉ５９１゜ＡＮＤ回路１７４の出力信号線５９０
．ＡＮＤ回路１８０の出力信号線は「０」になる。

信号線５９６はＩＣ８Ｖレジスタ１５８のセット信号と
なっており、この信号線が「１」なので時刻Ｔ４におい
てＩＣ８Ｖレジスタ１１６には第２命令の命令アドレス
が格納されＰＡＳＶレジスタ１５４には第１命令のオペ
ランド・アドレスの予測値が格納される。

また、ＰＤレジスタ上のオペランド・データは信号ｌｌ
Ａ３５５を介してＡＬＵ３６０に入力され、先行命令の
オペコードは信号線６０４を介し、ＡＬυ３６０に入力
され、先行命令のＲ１レジスタ値はＲ１フィールドを印
加されたセレクタ３６２で選択されて信号線６０６を介
してＡＬＵ３６０に入力される。これにより信号線６０
０には先行命令の演算結果（予測値）が出力される。

これにより、セレクタ３１６は信号線５３８上の第１命
令の演算結果の予測値を信号線５４０を介してアドレス
加算器３２４に印加し、セレクタ３１８は信号線５３６
上の第２命令の８２レジスタ値を信号線５４２を介して
アドレス加算器３２４に印加する。信号線５２８からは
第２命令の変位がアドレス加算器に印加される。これに
より、時刻Ｔ４において、第２命令のオペランドアドレ
スがオペランドアドレスレジスタ１２０に格納される。

また、ＩＲＩＬ／ジスタ１２４．ＩＣＬＬ／ジスタ１３
０には、レジスタコンフリクトのない時の動作と同一の
データが時刻Ｔ４で格納される。

以降の第２命令の動作は、レジスタコンフリクトがない
場合と同様に進む。

時刻Ｔ３では第１命令のオペランド・アドレスがＯＡレ
ジスタに格納されており、信号線５４９を介して比較器
３３２に印加される。

比較器３３２のもう一方の入力にはＰＡＳＶレジスタに
格納されている第１命令のオペランド・アドレスの予測
値が印加されている。

ＯＡレジスタのオペランド・アドレスが予測値と一致す
るか否かで以下の動作は２通りに分かれる。まず、一致
する場合を説明する。この場合、信号線５８６上には「
１」が印加される。この「１ノはセレクタ３００と３０
８に入力される。

この時、セレクタ３００は信号線５０２のデータを信号
線５０６に出力し、セレクタ３０８は信号線５２０のデ
ータを信号線５１８に出力する。これは、レジスタコン
フリクトがない場合の動作と同一であり、以降の動作は
その場合と同じに進んでいく。

ＯＡレジスタのオペランド・アドレスが予測値と一致し
ない場合を次に説明する。以上の説明ではタイミングチ
ャート図としては第６図を用いてきたが、以下の説明で
は第７図を用いる。この場合、信号線５８６には「０」
が印加される。この「０」はセレクタ３００と３０８に
入力される。

この時、セレクタ３００は信号線５０４のデータを信号
線５０６に出力し、セレクタ３０８は、信号線５０４の
データを信号線５１８に出力する。

これにより、時刻Ｔ５において、先読み命令アドレスレ
ジスタ１ｏＯにはＩＣ８■レジスタ１１６に格納されて
いた第２命令の命令アドレスの上位２０ビツトが格納さ
れる。この値は第１命令から第４命令までの先読みアド
レスと同一である。これにより先読みが実行されて時刻
゛ｒ６で第１命令から第４命令が命令バッファ１０４，
１０６゜１０８．１１０に格納される。信号線５１８に
は第２命令の命令アドレスが印加されているので、時刻
Ｔ７において命令レジスタ１１２には命令レジスタ１０
６上の第２命令が格納される。第２命令とレジスタコン
フリクトを起こしていた第１命令は時刻５において、す
でに演算結果をＲ１フィールドの指示するレジスタに書
込んである。したがって１時刻Ｔ７においては第１命令
と第２命令の間にはレジスタコンフリクトはなく、第２
命令はレジスタコンフリクトのない場合の動作説明と同
じに進んでいく。

更に、信号線５８６上の「ｏ」は連想記憶装置に印加さ
れる。これにより、連想記憶装置のＩＣ記憶部３４６、
予測アドレス記憶部３５６がそれぞれ信号線５８０上の
第１命令の命令アドレス。

信号線５４９上の第１命令のオペランド・アドレスであ
るワードが時刻Ｔ５において登録される。

以上でＯＡレジスタのオペランド・アドレスが予測値と
一致しない場合の説明を終わる。

更に、これにより、連想記憶装置には以前の実行時の情
報がある場合の説明を終わる。

次に、連想記憶装置に以前の実行時の情報がない場合を
説明する。第８図をタイミングチャート図として用いる
。

第１命令から第４命令までの命令先読み、および第１命
令の処理の大部分は、上述のレジスタコンフリクトがな
い場合の動作と同じである。すなわち、第８図のタイミ
ングチャート図のうち、第１命令から第４命令に関する
ＩＦＡ、ＩＢＯ〜３゜第１命令に関するＩＲ／ＩＣ，Ｏ
Ａ／ＩＲＩ／ＩＣＩ、ＯＤ／ＩＲ２／ＩＣ２，ＧＲのタ
イミングは、第５図のものと同一である。以下ではそれ
以外部分を説明する。

まず、時刻ＴＯより先読み命令アドレスレジスタ１００
に格納されている先読み命令アドレスは信号線５００を
介して連想記憶装置のＩＣ記憶部ＩＣＰ５００３５４に
印加されている。

連想記憶装置は上記信号線５００のデータで探索する。

今は、連想記憶装置に以前の実行時の情報がない場合を
考えているので、時刻Ｔ２においてＨＩＴＬレジスタ１
５６には「０」が格納される。更に、この「０」信号Ｐ
ＪＡ５４６に印加される。

時刻′ｒ３においてＩＲＩレジスタ１２４には第１命令
であるＡｄｄ命令の命令語が格納されており、命令レジ
スタ１１２には第２命令であるＳ　ｕｂｔｒａｃｔ命令
の命令語が格納されている。したがって、信号線５８２
上には第１命令のＲ１フィールドの「５」が印加され、
信号線５２４には第２命令のｘ２フィールド「５」が印
加される。第１命令と第２命令以外ではレジスタコンフ
リクトがないと仮定しているので、信号線５５８，５２
６には「５」とは異なる値が印加されている。したがっ
て、−数比較回路１６０の出力は「１」になり、他の一
致比較回路１６２，１６４，１６６の出力はｒＯＪとな
る。故にＯＲ回路１０８の出力信号線５９３は「１」に
なる、また、ＯＲ回路の出力信号線５９１０Ｒ回路１８
２の出力信号線５９６、ＡＮＤ回路１７２の出力信号綿
ＡＮＤ回路１７４の出力信号線５９０．ＮＡＩ’）回路
１８０の出力信号線はｒＯＪになる。

信号線５９２は「０」であり、信号線５９３はｒｌＪで
あるので、信号線５４０上に有意なデータは出力されな
い。一方、セレクタ３１８は信号線５３６上の第２命令
の８２レジスタ値を信号線５４２を介してアドレス加算
器３２４に印加する。

信号線５２８からは第２命令の変位がアドレス加算器に
印加される。これにより、時刻Ｔ４において、第２命令
のオペランドアドレスがオペランドアドレスレジスタ１
２０に格納されろ。

また、ＩＲＩレジスタ１２４．ＩＣＩレジスタ１３０に
は、レジスタコンフリクトのない時の動作と同一のデー
タが時刻Ｔ４で格納される。

以降の第２命令の動作は、レジスタコンフリクト信号線
５４０上には有意なデータは出力されないのでアドレス
加算器５４８は有意なデータを出力しない。したがって
、時刻Ｔ４になってもオペランドアドレスレジスタ１２
０には有意なデータは格納されない。また、工Ｒ１レジ
スタ１２４゜ＩＣｉレジスタ１３０にも有いなデータは
格納されない。

一方、時刻Ｔ４になるとＩＲ２レジスタ１２６には第１
命令であるＡｄｄ命令の命令語が格納されている。この
時には、−数比較回路１６４の出力は「１」になり、他
の一致比較回路１６０゜１６２．１６６の出力はｒＯＪ
になる。故に、ＯＲ回路１６８の出力信号線５９３とＡ
ＮＤ回路１８０の出力信号線５８４は「１」になる。ま
た、ＯＲ回路１７０，１８２の出力信号線５９１゜５９
６とＡＮＤ回路１７２と１７４の出力信号線５９２．５
９０は「０」になる。この時も信号線５９２は「０」で
あり、信号線５９３は「１」なので信号線５４０上には
何のデータも出力されない。信号線５４０上には有意な
データが出力されないのでアドレス加算器５４８は有意
なデータを出力しない。したがって時刻Ｔ５になっても
オペランドアドレスレジスタ１２０には有意なデータは
格納されない。また、Ｉ　Ｔ（ルジスタ１２４゜ＩＣＩ
レジスタ１３０にも有意なデータは格納されない。

一方、時刻Ｔ５になるとＩＲ２レジスタ１３８には有意
なデータは格納されていない。この時には一致比較回路
１６０，１６２，１６４，１６６の出力はｒＯＪとなる
。故に信号８５９０　、５９１゜５９２．５９３，５８
４，５９６はすべて「０」となる。

これにより、セレクタ３１６は信号線５３４上の第２ア
ドレスのｘ２レジスタ値を信号線５４０を介してアドレ
ス加算器３２４に印加し、セレクタ３１８は信号線５３
６上の第２アドレスの８２レジスタ値を信号から５４２
を介してアドレス加−算器３２４に印加する６信号線５
２８からは第２アドレスの変位がアドレス加算器に印加
される。

これにより、時刻Ｔ６において、第２アドレスのオペラ
ンドアドレスがオペランドアドレスレジスタ１２０に格
納される。

また、ＩＲＩレジスタ１２４．ＩＣ，：ルジスタ１３０
には、レジスタコンフリクトのない時の動作と同一のデ
ータが時刻Ｔ６で格納される。

以降の第２アドレスの動作は、レジスタコンフリクトが
ない場合と同様に進む。

時刻Ｔ４から第１命令のオペランドアドレスがＯＡレジ
スタより信号線５４９を介して連続記憶装置に印加され
る。

更に、信号線５８４上の「１」は連想記憶装置に印加さ
れる。これにより、連想記憶装置のＩＣ記憶部３４６、
予ホリアドレス記憶部３５６がそれぞれ信号線５８０上
の第１命令の命令アドレス信号線５４９上の第１命令の
オペランド・アドレスであるワードが時刻Ｔ５において
登録される。

更に、これにより、連想記憶装置に以前の実行時の情報
がない場合の説明を終わる。

次に、本実施例特有の効果を述べる。

本発明を使用しない場合、先行命令とレジスタコンフリ
クトのある後続命令を実行すると、上述の動作説明の連
想記憶装置に以前の実行時オペランドアドレスがない場
合と同じ動作となり、２周期の空き時間を生ずる。

本発明を使用すれば空き時間はまったくなくなるので、
レジスタコンフリクト発生時の命令処理性能が向上する
。

上述の実施例ではアドレス空間が１つだけの時を述べた
。もし、複数のアドレス空間をアドレス空間識別子で区
別してアクセスする情報処理装置にこの発明を適用する
際には、アドレス空間識別子も連想キーに加えれば良い
。

更に、連想キーとしては、今まで述べたすべてを使うこ
ともできるし、任意の組合せを使うこともできる。その
際、キー構成要素の一部のビット位置を使うこともでき
る。

また、この実施例では演算器の必要な命令が第１命令で
ある場合を述べたが、第１命令を演算器の不要なロード
系の命令に限定すれば、　ＡＬＵ３６０は不要になり、
第２命令の開始が更に早くできる。

〔発明の効果〕

本発明を使用しない場合、レジスタコンフリクトを起こ
す先行命令が開始されてから、後続命令が開始されるま
でに、先行命令のアドレス計算時間、オペランド読出し
時間、演算時間がかかる。

しかし、本発明を用いることにより、予測装置の出力し
たオペランド・アドレスの予測値でオペランド読出しを
開始できるので、オペランド読出し及びそれにつづく演
算を早く開始できる。したがって、後続命令の開始が本
発明を使用しない場合より早くなる。

【図面の簡単な説明】

第２Ａ図は命令形式図、第２１３図はロード命令の例、
第３図はレジスタコンフリクトを起こす二つの命令の例
、第１Ａ図、第１Ｂ図は実施例の全体構成例、第４図は
連想記憶装置の構成図、第５〜８図はタイミングチャー
ト図、第９図はレジスタコンフリクト検出装置の構成図
。］００・・・先読み命令アドレスレジスタ、１０４゜１
０６．１０８，１１０・・・命令バッファ、１１２・・
・命令レジスタ、１１４・・・命令カウンタ、１１８・
・・レジスタファイル、１２０・・・オペランド・アド
レスレジスタ、１２６・・・オペランドデータレジスタ
、３０４・・・命令記憶装置、３２０・・・予測装置、
３２２・・・レジスタコンフリクト検出袋［，３２４・
・・アドレス加算器、３２６・・・オペランド記憶装置
、３３０・・・ＡＬＵ。イＺＡ図芽２Ｂ図 θＰ　　　バ／、　　　Ｄコ　ＣＢ、、　べ２）茅３屈 ■　　Ａ　　５．／ρｌ（１，２＞ ■　　３　　８．７ｒｌ）（／・タジ井斗図昇　９　図

Claims

【特許請求の範囲】１、先行命令によつてレジスタに書込まれる演算結果を
用いて後続命令が実行される際に、該演算結果が確定す
るまで、該後続命令の処理であつて該演算結果を用いる
処理を停止させる情報処理装置において、該先行命令を先読みする際の先読みアドレスを連想キー
に用いて該先行命令のオペランドアドレスを予測する予
測装置と、該連想キーにより該予測装置が該先行命令のオペランド
アドレスの予測値を出力したかを検出して、検出した時
に該オペランドアドレスの予測値を用いて主記憶からオ
ペランドを読出して該オペランドを用いて演算を行いそ
の演算結果を用いて上記停止される処理を開始させる装
置を持つ情報処理装置。２、該オペランドアドレスの予測値が該先行命令の実行
時のオペランドアドレスと等しいかを検証する装置と、該検証結果が不一致の時には、該先行命令によつてレジ
スタに書込まれる演算結果を用いて該後続命令を再続行
させる装置を持つ特許請求の範囲第１項の情報処理装置
。３、該予測装置の予測値として、該先行命令の以前の実
行でのオペランドアドレスを用いることを特徴とする特
許請求の範囲第１項記載の情報処理装置。