JPS6284340A - 命令実行方法およびデータ処理装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔発明の利用分野〕 本発明は情報処理装置に係り、特にパイプライン制御の
情報処理装置の高速化に関する。

〔発明の背景〕

パイプライン制御の情報処理装置では、命令の処理全体
を複数の部分処理に分割し、各部分処理ごとに独立の処
理装置を設けている。まず第１命令が第１の部分処理を
行う処理装置で処理される。

その処理が完了して第２の部分処理を行う処理装置に移
ると、第１の部分処理を行う処理装置では第２命令の処
理が開始される。第１命令が第３の部分処理を行う処理
装置に移ると、第２命令は第２の部分処理を行う処理装
置で処理され、第３命令は第１の部分処理装置で処理さ
れる。このように、第１命令の処理の全体が完了する前
に、第１命令の後続命令の実行が開始されるので、パイ
プライン制御の情報処理装置では高い命令処理性能を実
現することが出来る。

しかし、ある命令（以降では後続命令と呼ぶ）より前に
ある命令（以降では先行命令と呼ぶ）があるレジスタを
変更する命令であり、後続命令がそのレジスタを参照す
る命令である場合（レジスタコンフリクト状層と呼ぶ、
）には、命令処理は上記の様には進まない。すなわち、
先行命令が演算結果をレジスタに書込むまで、もしくは
先行命令が演算結果を生成するまでは、後続命令の処理
全体、少なくともレジスタを参照する部分処理を停止さ
せなければならない。このようなレジストコンフリクト
による後続命令の実行停止は、パイプライン制御の情報
処理装置においては、性能向上の大きな阻止要因となっ
ている。

レジスタ・コンフリクトによる実行停止を短縮化する例
としては、特開昭５８−９６３４６がある。

〔発明の目的〕

本発明の目的は、レジスタコンフリクト時の後続命令の
実行停止をなくし、高い命令処理性能を有するパイプラ
イン制御の情報処理装置を提供することにある。

〔発明の概要〕

本発明では先行命令によってレジスタに書込まれる演算
結果を用いて後続命令が実行される際に、該演算結果が
確定するまで、該後続命令の処理であって該演算結果を
用いる処理を停止させるデータ処理装置において、該先
行命令の命令アドレス又は−、該先行命令より前の命令
の命令アドレス、該先行命令を先読みする際の先読みア
ドレス、該先行命令より前の命令を先読みする際の先読
みアドレスのすべて又はおのおのの任意のビット位置デ
ータの組合せと、該先行命令のメモリ・オペランド・ア
ドレス決定情報とからなる連想キーとに対応させて該先
行命令のメモリ・オペランド・アドレスと演算結果と演
算結果であることを示す情報を記憶する手段と、該デー
タ処理装置でストア命令が実行された時に、該ストア命
令のストア・アドレスと一致する該メモリ・オペランド
・アドレスが該記憶手段にあるかを探索し、ある時には
、それに対応する該演算結果を該ストア命令のストア・
データで書換え、該演算結果であることを示す情報をメ
モリ・オペランドであることを示す情報に書換える連想
書込み手段と、該先行命令が実行された時にその時の該
連想キーに基づいて該記憶手段を探索し、該連想キーが
記憶されている時↓こはそれに対応する該演算結果又は
該メモリ・オペランドを出力する手段と、該出力手段よ
り該演算結果が出力された時には、該出力手段よりの該
演算結果を用いて停止されている該後続命令の処理を開
始し、該出力手段よりの該演算結果が該先行命令の演算
で求まる演算結果と等しい場合には、開始した該後続命
令の処理を継続し１等しくない場合には、該後続命令の
処理を無効にし、該先行命令の演算で求まる演算結果を
用いて該後続命令の処理を再実行する手段と、該出力手
段より該メモリ・オペランドが出力された時には、該メ
モリ・オペランドに対して該先行命令の指定する演算を
施し、その演算結果を用いて停止されている該後続命令
の処理を開始する手段を有することを特徴とするデータ
処理装置を提案する。

これにより、レジスタコンフリクト発生時に停止される
後続命令の処理を、連想記憶の出力する情報を用いて開
始できるので、上記目的を達成できる。

〔発明の実施例〕

以下、本発明の一実施例を図に従って詳細に説明する。

まず、第１図Ａを使って本実施例で用いる命令形式を説
明する。この命令形式では、各命令語は４バイト長から
構成される。第１バイトはオペコード（Ｏｐ）を表わす
、第２バイト及び第３バイトの上４ビットは３つのレジ
スタ指示フィールド（Ｒ１，Ｘ２．Ｂ２）を表わす、第
３パイトノ下４ビツト及び第４バイトは変位（Ｂ２）を
表わす。

この命令形式では各レジスタ指示フィールドはそれぞれ
４ビツトであり、それぞれ１５個のレジスタの１つを指
示する。

命令が５ｔｏｒｅ命令以外の場合には、この意味は、Ｘ
２フイールドの指示する汎用レジスタの内容とＢ２フィ
ールドの指示する汎用レジスタの内容と変位Ｄ２の和を
オペランドアドレスとし、このアドレスの指す主記憶上
のロケーションの内容（第２オペランドと呼ぶ）と、Ｒ
１フィールドの指示する汎用レジスタの内容（第１オペ
ランドと呼ぶ）とに対して、オペコードＯｐで示される
演算を施し、Ｒ１フィールドの指示する汎用レジスタに
格納することである。

命令がストア（Ｓｔｏｒｅ）命令の場合には、上述とは
逆に、第１オペランドである汎用レジスタの内容を、第
２オペランドである主記憶上のロケーションに格納する
。

なお、この命令形式はＩＢＭシステム（Ｓｙｓｔｓｍ）
／３７０の命令形式から引用したものであり、更に詳し
くは″ＩＢＭＩＢＭシステムｓｔｅｍ）　／　３７０動
作処理（３７０Ｐｒｉｎｃｉｐｌｅｓ　ｏｆ　０ｐｅｒ
ａｔｉｏｎ）”に示されている。

第１Ｂ図は、第１Ａ図で表わされた命令をニューモニツ
クで表わしたものである。

第２図は、レジスタコンフリクトを起している命令列の
例である。先行命令（■）はＡｄｄ命令であり、レジス
タ１の内容と、レジスタ２の内容と変位１００を加えて
得られるアドレスの内容をレジスタ５の内容と加算して
レジスタ５に格納することを意味する。後続命令（■）
はサブストラクト（Ｓｕｂｓｔｒａｃｔ　）命令であり
、レジスタ１の内容と、レジスタ５の内容と変位１５０
を加えて得られるアドレスの内容をレジスタ８の内容か
ら引いてレジ〜スタ８に格納することを意味する。

先行命令は演算結果をレジスタ５に書込み、後続命令は
レジスタ５の内容を用いているので、レジスタコンフリ
クトが起きている。

次に第３Ａ図、第３Ｂ図を使って実施例の全体構成の概
要を説明する。第３Ａ図と第３Ｂ図とを。

結合すると、実施例の全体構成図となる。この実施例は
、先行命令の演算結果として、連想記憶に蓄えた先行命
令の以前の実行での演算結果又は連想記憶に蓄えた先行
命令の第２オペランドに対して演算を施した結果を用い
るものである。

まず、３０４は命令記憶装置であり、３２６はオペラン
ド記憶装置である。命令記憶装置３０４とオペランド記
憶装置はバイト単位に２４ビツトのアドレスでアドレス
付けされている。

１００は先読み命令アドレスレジスタである。

命令の先読みは、常に命令記憶装置上の４命令語境界か
ら始まる４命令語単位に行われる。したがって先読み命
令アドレスレジスタ（ＩＦＡ）１００には２４ビツトの
アドレスのうちの上位２０ビツト（ビット０−１９）が
格納される。

１０２は先読み命令アドレスレジスタの遅延レジスタで
ある。

１０４．１０６，１０８，１１０はそれぞれ命令バッフ
ァＩＢＯ，よりＩ、ＩＢ２．ＩＢ３であり、命令記憶装
置３０４から先読みされた４命令語がこの順に格納され
る。

１１２は命令レジスタであり、１１４は命令カウンタで
ある。１命令語は命令記憶装置上の命令語境界からの４
バイトに必ず置かれる。したがって、命令カウンタには
２４ビツトのアドレスのうちの上位２２ビツト（ビット
０−２１）が格納される６命令カウンタ１１４の値は、
その時の命令レジスタ１１２中の命令語の命令アドレス
となっている。

１１８は１６個のレジスタよりなるレジスタファイルで
ある。

３２４はアドレス加算器であり、命令語のＸ２フイール
ドの指示するレジスタの内容すなわち、Ｘ２レジスタ値
とＢ２フィールドの指示するレジスタの内容すなわち、
Ｂ２レジスタ値と変位Ｄ２を加算する。加算結果はオペ
ランドアドレスレジスタ１２０に格納される。

１２２はオペランドデータレジスタであり、３３０はＡ
ＬＵである。

１２４．１３０，１３２，１３４，１３６はそれぞれ命
令レジスタ１２２の遅延レジスタ、命令カウンタ１１４
の遅延レジスタ、Ｘ２レジスタ値の遅延レジスタ、Ｂ２
レジスタ値の遅延レジスタ値および先読み命令アドレス
の遅延レジスタであり、オペランドアドレスレジスタ１
２０にオペランドアドレスが格納される時に、その命令
の命令レジスタ値、命令カウンタ値、Ｘ２レジスタ値、
Ｂ２レジスタ値およびその命令の先読み時の先読み命令
アドレスが格納される。

１２６．１３８，１４０，１４２，１４４はそれぞれレ
ジスタ１２４，１３０，１３２，１３４゜１３６の遅延
レジスタであり、オペランドデータレジスタ１２２にオ
ペランドデータが格納される時に、その命令の命令レジ
スタ値、命令カウンタ値、Ｘ２レジスタ値、Ｂ２レジス
タ値およびその命令の先読み時の先読み命令アドレスが
それぞれに格納される。

３２０は連想記憶装置であり、３２２はレジスタコンフ
リクト検出装置である。

次に、第３Ａ図、第３Ｂ図の全体構成図と第５図のタイ
ミングチャート図を使って、レジスタコンフリクトがな
い場合の全体の動作を説明する。

第５図の如く時刻ＴＯより先読みアドレスレジスタには
第１命令から第４命令を先読みする際の先読みアドレス
が格納されているとする。また命令レジスタ１１２と命
令カウンタ１１４には時刻Ｔ２以前において第１命令の
前の命令、すなわち第Ｏ命令の命令語と命令アドレスが
格納されているとする。先読みアドレスレジスタ１００
のアドレスは信号ｌ１５００を介して命令記憶袋ｆｉ！
３０４に印加され、そのアドレスから始まる４命令語が
信号線５０６に出力され、第１命令語から第４命令語ま
での４命令語は時刻Ｔ１に命令バッファ１０４．１０６
，１０８，１１０に格納される６ア下レス増加器３０２
は、先読みアドレスレジスタ１００のアドレスを入力と
して、そのアドレスを４命令語分増加させたアドレスを
信号線５０２に出力する。セレクタ３００の選択信号で
ある信号線５８６の信号は通常「右選択信号」であり（
「右選択信号」以外の値を取る場合は下記で説明される
時だけである）、この時、信号線５０２の信号がセレク
タ３００を通って信号線５０Ｂに出力されて、先読アド
レスレジスタ１００に格納される。格納される時刻は時
刻ＴＯの４周期後の時刻Ｔ４である。命令バッファ１０
４，１０６゜１０８．１１０には次の４命令語が格納さ
れる時刻Ｔ５までこの４命令語が格納される。先読みア
ドレスレジスタ１００は通常このように４命令語分ずつ
増加されるので、命令バッファ１０４゜１０６．１０８
，１１０には順々に後続の命令が４命令単位に先読みさ
れて格納されることとなる。

時刻Ｔ２以前においては、命令カウンタ１１４には第Ｏ
命令の命令アドレスが格納されていた。

命令カウンタ１１４の値は信号８５３０を介してアドレ
ス増加器３１０に印加されて、１命令語分増加されて、
第１命令の命令アドレスとなる。増加された値は信号線
５２０を介してセレクタ３０８に入力される。セレクタ
３０８の選択信号５８６は上述したように通常「右選択
信号」であり、この時、信号線５２０の値はセレクタ３
０８を介して信号線５１８へ出力される。信号線５１８
の値は命令カウンタ１１４に格納される。また、その値
はセレクタ３０６に印加される。セレクタ３０６は、信
号線５１８の２２ビツトアドレス値のうちの下２ビット
を見て、それが０ならば信号線５０８のデータが信号、
１１５１６へ出力され、それが１ならば信号線５１０の
データが信号線５１６に出力される。又それが２ならば
信号、１ｌ１５１２のデータが信号５１６へ出力され、
それが３ならば信号線５１４のデータが信号８５１６へ
出力される。こハにより、命令レジスタ前の時刻でセッ
トされた命令バッファの次の命令バッファの内容がセレ
クタ３０６で選択されて命令レジスタ１１２に格納され
る０時刻Ｔ２においては命令バッファＩＢ○１０４から
第１命令語が命令レジスタ１１２に格納されて、同時に
命令カウンタ１１４には第１命令の命令アドレスが格納
される。

また、ＩＦＡＳＶ　レジスタ１０２には、先読み命令ア
ドレスレジスタＩＦＡＬＯＯの２周期遅れの時刻Ｔ２に
、先読み命令アドレスレジスタの値が格納される。

セレクタ３１２，３１４には信号線５３２を介して１６
個のレジスタよりなるレジスタファイル１１８の値が印
加される。セレクタ３１２には更に信号線５２４を介し
て命令レジスタ１１２中の第１命令のＸ２フイールドの
４ビツトが印加される。セレクタ３１２はこれによりＸ
２フイールドの指示するレジスタの値を信号、１Ｘ５３
４に出力する。セレクタ３１４には信号線５２６を介し
て命令レジスタ１１２中の第１命令の８２フイールドの
４ビツトが印加される。セレクタ３１４はこれによりＢ
２フィールドの指示するレジスタの値を信号線５３６に
出力する。信号線５９２，５９０゜５９３．５９１には
通常「０」が印加されており。

（［ＯＪ以外の値が印加されるのは下記で説明する場合
だけである）、この時、第１０図に示したセレクタ３１
６，３１８の動作図に従って、信号線５３４の値はセレ
クタ３１６を介して信号線５４０に出力され、信号線５
３６の値はセレクタ３１８を介して信号＄５４２に出力
される。

アドレス加算器にはこのようにして信号線５４０を介し
て第１命令のＸ２フイールドの指示するレジスタの内容
が入力され、信号線５４２を介しては第１命令のＢ２フ
ィールドの指示するレジスタの内容が入力される。更に
、信号線５２８を介して命令レジスタ１１２中の第１命
令の変位Ｄ２が入力される。アドレス加算器は上記３つ
の入力値を加算し、加算結果である第１命令のオペラン
ドアドレスを信号線５４８に出力し、それは時刻Ｔ３で
オペランドアドレスレジスタ０Ａ１２０に格納される。

また同時刻に、ＩＲＩレジスタ１２４には第１命令語が
信号線５２２を介して格納され、ＩＣＩレジスタ１３０
には第１命令アドレスが信号線５３０を介して格納され
、ＧＲＸＩレジスタ１３２には第１命令のＸ２レジスタ
値が信号線５４０を介して格納され、ＧＲＢｌには第１
命令の８２レジスタ値が信号線５４２を介して格納され
、ＩＰＡＩレジスタ１３６には第１命令を先読みした際
の先読み命令アドレスが格納される。

オペランド記憶装置３２６には信号線５５０を介してオ
ペランドアドレスレジスタ１２０中の第１命令のオペラ
ンドアドレスが印加され、信号線５５２にはそのアドレ
スで示されるロケーションにある第１命令のオペランド
データが出力される。

時刻Ｔ４になると、この第１命令のオペランドデ−タは
オペランドデータレジスタ１２２に格納される。

同時刻に、ＩＲ２レジスタ１２６には、信号線５６２を
介してＩＲＩＲ１レジスタ第１命令語が格納され、ＩＣ
２レジスタ１３８には、信号線５７２を介してＩＣＩレ
ジスタ１３０から第１命令の命令アドレスが格納され、
ＧＲＸ２Ｒ１レジスタ１４０信号線５７０を介してＧＲ
ＸＩＲ１レジスタ１３２１命令のｘ２レジスタ値が格納
され、ＧＲＢ２Ｒ１レジスタ１４２信号線５６８を介し
てＧ　ＲＢ　ルラスタ１３４から第１命令の８２レジス
タ値が格納され、Ｉ　ＦＡ２レジスタ１４４には、信号
ｌｌ１Ａ５６６を介してＩＦＡＩレジスタ１３６から第
１命令語を先読みした際の先読み命令アドレスが格納さ
れ、ＯＡ２レジスタ７０６には、信号線５５０を介して
ＯＡレジラス１２０よりオペランド・アドレスが格納さ
れる。

ＡＬＵ３３０には３つの入力信号線がある。信号線５５
４からは、オペランドデータレジスタ１２２にある第１
命令のオペランドデータが入力される、信号線５９４か
らはＩＲ２レジスタ１２６にある第１命令のオペコード
が入力される。セレクタ３２８には信号線５３２を介し
て１６個のレジスタよりなるレジスタファイル１１８の
値が印加され、更に信号線５５８を介して第１命令のＲ
１フィールドが印加される。これにより、セレクタ３２
８は、Ｒ１フィールドによって指示されるレジスタの値
、すなわちＲ１レジスタ値を信号線５６０に印加し、そ
れがＡＬＵ３３０に入力される。ＡＬＵは、信号線５６
０からの入力データを第１オペランドデータとし、信号
線５５４からの入力データを第２オペランドデータとし
て１両者に信号！５９４に示されるオペコードの演算を
施し、その演算結果を信号線５５６に出力する。

レジスタファイル１１８には、信号線５５６を介して第
１命令の演算結果が印加され、信号線５５８を介してＩ
Ｒ２レジスタ１２６にある第１命令のＲ１フィールドが
印加される１時刻Ｔ５になると、上記第１命令の演算結
果はＲ１フィールドの指示するレジスタ、すなわちＲ１
レジスタに書込まれる。

なお、命令がストア（Ｓｔｏｒｅ）命令である時には、
その事実がストア（Ｓｔｏｒｅ）命令検出器７１０によ
り検出され信号線７１２を介してオペランド記憶装置３
２６に入力される。これにより、オペランド記憶装置は
信号線７０８を介して入力されるストア（Ｓｔｏｒｅ）
命令のオペランド・アドレスに信号牌５６０を介して入
力されるストア（Ｓｔｏｒｅ）命令のＲ１レジスタの内
容が時刻Ｔ５になると書込まれる。なお、この時には上
述したＲ１レジスタへの書込みは行なわれない。

以上により第１命令の処理は終了する。

第２命令の処理は、まず時刻Ｔ３に第２命令語が命令レ
ジスタ１１２に格納され、第２命令の命令アドレスが命
令カウンタＩＣに格納される。以降、第１命令と同様に
順々に処理が進む。

第３命令以降の命令の処理は、前の命令処理の１周期遅
れの時刻で第１．第２命令のように進む。

ただし、命令の先読みは４命令語単位であるので、先読
み命令アドレスレジスタＺｏｏ、命令バッファ１０４．
１０６，１０８，１１０．ＩＦＡＳＶレジスタ１０２へ
の格納はそれぞれ４周期ごとに１度ずつ行なわれる。

以上のように、レジスタコンフリクトがない場合には１
周期ごとに命令処理が進んでいく。

次に、レジスタコンフリクトのある場合の全体の動作説
明に移るが、その前に第４図を用いて、連想記憶装置３
２０の説明をする。

実施例における連想記憶装置の記憶容量は１０ワードで
ある。

各ワードは、ＩＣ記憶部ＩＣＰ３４６とＩＲ記憶部ＩＲ
Ｐ３４８とＸ２レジスタ値記憶部ＧＲＸＰ３５０とＢ２
レジスタ値記憶部ＧＲＢＰ　３５２と先読み命令アドレ
ス記憶部ＩＦＡＰ　３５４とデータ記憶部ＤＡＴＡＰ　
３５６とアドレス記憶部ＡＤＤＲＰ　３４５とフラグ記
憶部ＦＬＧＰ　３４７からなる。

信号線５３０，５２２，５４０．５４２，５００にデー
タを印加すると、連想記憶装置は探索をする。信号線５
３０，５２２，５４０，５４２゜５００上のデータとＩ
Ｃ記憶部ＩＣＰ３４６゜ＩＲ記憶部ＩＲＰ３４８．Ｘ２
レジスタ値記憶部ＧＲＸＰ３５０．Ｂ２Ｌ／ジスタ値記
憶部ＧＲＢＰ３５２　。

先読み命令アドレス記憶部ＩＦＡＰ３５４のデータがそ
れぞれ全部一致するワードがある時には、一致検出器３
４４は「１」を出力してＨＩＴＬレジスタ１５６を「１
」にし、かつそのワードのデータ記憶部ＤＡＴＡＰ　３
５６のデータをＤＡＴＡＬ　レジスタ１５ｇに格納し、
フラグ記憶部ＦＬＧＰ３４７のデータをＦＬＧＬレジス
タ１５７に格納する。一致するワードがない時は、一致
検出器３４４は「Ｏ」を出力しテ）ＩＩＴＬＬ／ジＸタ
１５６をｒＯＪ　ｋ−する。

一方、信−ｊｔ、ｍ５８４にｒｌ」又は信号Ａｌ５ｓ６
に「０」が印加された時には、連想記憶装置は、信号線
５８０，５６４，５７８，５７６．５７４゜５５６．７
０８上のデータをそれぞれＩＣ記憶部ＩＣＰ３４６．Ｉ
Ｒ記憶部ＩＲＰ３４８．Ｘ２Ｌ／ジスタ値記憶部ＧＲＸ
Ｐ３５０．Ｂ２レジスタ値記憶部ＧＲＢＰ３５２　、先
読み命令アドレス記憶部ＩＦＡＰ３５４、データ記憶部
ＤＡＴＡＰ　３５６アドレス記憶部ＡＤＤＲＰ　３４５
のデータとし、フラグ記憶部ＦＬＧＰ３４７をｒｌ」と
するワードを登録する。その際、ＩＣ記憶部ＩＣＰ３４
６．ＩＲ記憶部ＩＲＰ３４ｇ。

Ｘ２レジスタ値記憶部ＧＲＸＰ３５０．Ｂ２レジスタ値
記憶部ＧＲＢＰ３５２　、先読み命令アドレス記憶部Ｉ
ＦＡＰ　３５４のデータが全部一致するワードがすでに
記憶されている時には、そのワードの上に重ね書きされ
る。一致するワードがまだ記憶されていない時には、新
しくワードが割り当てられて登録される。

また、信号線７１２に「１」が印加された時、すなわち
、ストア（Ｓｔｏｒｅ）命令が実行された時には、連想
記憶装置は信号線７０８を介して送られるストア（Ｓｔ
ｏｒｅ）命令のオペランド・アドレスとアドレス記憶部
ＡＤＤＲＰが一致するワードが存在するか検出し、存在
する場合にはそのようなすべてのワードのデータ記憶部
ＤＡＴＡＰを信号ｌ＆１５６０を介して転送されるスト
ア（Ｓｔｏｒｅ）命令のＲ１レジスタの内容で書換え、
かつ、そのワードのフラグ記憶部ＦＬＧＰに「０」を記
憶する。

なお、フラグ記憶部ＦＬＧＰの「１」は、対応するデー
タ記憶部ＤＡＴＡＰに以前に命令が実行された時の演算
結果が記憶されていることを意味し、フラグ記憶部ＦＬ
ＧＰの「０」は、対応するデータ記憶部ＤＡＴＡＰに第
２オペランド・データが記憶されていることを意味する
。

以上で連想記憶装置の説明を終わる。

次に、レジスタコンフリクトのある場合の動作説明を行
なう。レジスタコンフリクトのある命令としては第２図
の２命令を考え、Ａｄｄ命令が第１命令とし、サブスラ
スト（Ｓｕｂｓｔｒａｃｔ）命令が第２命令とする。第
３命令以降はこれらの命令との間でレジスタコンフリク
トを起さない任意の命令とする。

本発明では、レジスタコンフリクトを起している先行命
令（以下で考える例では第１命令）の演算結果を、連想
記憶装置記憶した情報を用して求めている。したがって
先行命令を実行する際に、その連想記憶装置に情報があ
るか否かで予測が出来るか出来ないかが決まる。

まず、連想記憶装置に以前の実行時の情報がない場合を
説明する。第６図をタイミングチャート図として用いる
。

第１命令から第４命令までの命令先読み、および第１命
令の処理の大部分は、上述のレジスタコンフリクトがな
い場合の動作と同じである。すなわち、第６図のタイミ
ングチャート図のうち、第１命令から第４命令に関する
ＩＦＡ、ＩＢＯ〜３゜ＩＦＡＳＶ　、第１命令に関する
ＩＲ／ＩＣ，ＯＡ／ＩＲＩ／ＩＣＩ／ＧＲＸＩ／ＧＲＢ
Ｉ／ＩＦＡＩ。

ＯＤ’／ＩＲ２／ＩＣ２／ＧＲＸ２／ＧＲＢ２／ＩＦＡ
２．ＯＲのタイミングは、第５図のものと同一である。

以下ではそれ以外部分を説明する。

まず１時刻ＴＯより先読み命令アドレスレジスタ１００
に格納されている先読み命令アドレスは信号、［５００
を介して連想記憶装置の先読み命令アドレス記憶部ＩＦ
ＡＰ３５４に印加されている。また、時刻Ｔ２になると
第１命令の命令語、命令アドレス、Ｘ２レジスタ値、Ｂ
２レジスタ値がそれぞれ信号８５２２，５３０，５４０
，６４２を介してそれぞれ連想記憶装置のＩＲ記憶部３
４８゜ＩＣ記憶部３４６．Ｘ２レジスタ値記憶部３５０
゜Ｂ２レジスタ値記憶部３５２に印加される。

連想記憶装置は上記信号線５３０，５２２゜５４０．５
４２，５００のデータで探索をする。

今は、連想記憶装置に以前の実行時の情報がない場合を
考えているので、時刻Ｔ３においてＨＩＴＬレジスタ１
５６にはｒＯＪが格納される。更に、この「０」は信号
線５４６に印加される。

時刻Ｔ３においてＩＲＩレジスタ１２４には第１命令で
あるＡｄｄ命令の命令語が格納されており、命令レジス
タ１１２には第２命令である３１１）ｇｔｒａｃｔ命令
の命令語が格納されている。したがって、信号！５８２
上には第１命令のＲ１フィールドの「５」が印加され、
信号線５４２には第２命令のＸ２フイールド「５」が印
加される。第１命命と第２命令以外ではレジスタコンフ
リクトがないと仮定しているので、信号線５５８，５２
６には「５」とは異なる値が印加されている。したがっ
て、−数比較回路１６０の出力は「１」になり、他の一
致比較回路１６２，１６４，１６６の出方はｒＯＪとな
る。故にＯＲ回路１６８の出力信号線５９３は「１」に
なる、また、ＯＲ回路１７０の出力信号ｌｌＡ３９１．
ＡＮＤ回路１７２の出力信号線５９２．ＡＮＤ回路１７
４の出力信号線５９０．ＡＮＤ回路１８０の出力信号線
５８４はｒＯＪになる。

信号線５９２はｒＯＪであり、信号線５９３は「１」で
あるので、第１０図に示したように、信号線５４０上に
有意なデータは出力されない、一方、セレクタ３１８は
信号線５３６上の第２命令の８２レジスタ値を信号線５
４２を介してアドレス加算器３２４に印加する。信号線
５２８からは第２命令の変位がアドレス加算器に印加さ
れる。

これにより、時刻Ｔ４においては、オペランドアドレス
レジスタ１２０には有意なデータは格納されない。

また、ＩＲＩレジスタ１２４．ＩＣＩレジスタ１３０、
ＧＲＸＩＬ／ジスタ１３ラスＧＲＢＩＬ／ジスタ１３ラ
スＩＦＡＩレジスタ１３６にも有意なデータは格納され
ない。

以降の第２命令の動作では、信号線５４０上には有意な
データは出力されないのでアドレス加算器５４８は有意
なデータを出力しない、したがって、時刻Ｔ４になって
もオペランドアドレスレジスタ１２０には有意なデータ
は格納されない、また、ＩＲＩレジスタ１２４．ＩＣＩ
レジスタ１３０゜ＧＲＸＩＬ／ジスタ１３ラスＧＲＢＩ
Ｌ／ジ、１１３４゜ＩＦＡＩレジスタ１３６にも有意な
データは格納されない。

一方、時刻Ｔ４になるとＩＲ２レジスタ１２６には第１
命令であるＡｄｄ命令の命令語が格納されている。この
時には、−数比較回路１６４の出力は「１」になり、他
の一致比較回路１６０゜１６２．１６６の出力は「ｏ」
になる、故に、ＯＲ回路１６８の出力信号線５９３とＡ
ＮＤ回路１８０の出力信号線５８４は「１」になる、ま
た、ＯＲ回路１７０，１８２の出力信号線５９１゜５９
６とＡＮＤ回路１７２と１７４の出力信号線５９２．５
９０はｒＯＪになる。この時も信号線５９２は「Ｏ」で
あり、信号線５９３は「１」なので信号線５４０上には
何のデータも出力されない、信号線５４０上には有意な
データが出力されないのでアドレス加算器５４８は有意
なデータを出力しない、したがって時刻Ｔ５になっても
オペランドアドレスレジスタ１２０には有意なデータは
格納されない、また、ＩＲＩレジスタ１２４゜工Ｃルラ
スタ１３０．ＧＲＸＩレジスタ１３２゜ＧＲＢ　ルラス
タ１３４．ＩＦＡレジスタ１３６にも有意なデータは格
納されない。

一方１時刻Ｔ５になると、ＩＲ２レジスタ１３８には有
意なデータは格納されていない。この時には一致比較回
路１６０，１６２，１６４，１６６の出力は「０」とな
る、故に信号線５９０，５９１゜５９２．５９３，５８
４，５９６はすべて「０」となる。

これにより、セレクタ３１６は信号線５３４上の第２ア
ドレスのｘ２レジスタ値を信号線５４０を介してアドレ
ス加算器３２４に印加し、セレクタ３１８は信号線５３
６上の第２アドレスの８２レジスタ値を信号から５４２
を介してアドレス加算器３２４に印加する。信号線５２
８からは第２アドレスの変位がアドレス加算器に印加さ
れる。

これにより、時刻Ｔ６において、第２アドレスのオペラ
ンドアドレスがオペランドアドレスレジスタ１２０に格
納される。

また、ＩＲＩレジスタ１２４．ＩＣＩレジスタ１３０、
ＧＲＸＩレジスタ１３２．ＧＲＢＩレジスタ１３４．Ｉ
ＦＡＩレジスタ１３６には、レジスタコンフリクトのな
い時の動作と同一のデータが時刻Ｔ６で格納される。

以降の第２アドレスの動作は、レジスタコンフリクトが
ない場合と同様に進む。

時刻Ｔ４から第１アドレスの演算がＡＬＵ３３０で行な
われており１時刻Ｔ４とＴ５の中間でその演算結果が信
号線５５６を介して連想記憶装置に印加される。

更に、信号線５８４上の「１」は連想記憶装置に印加さ
れる。これにより、連想記憶装置のＩＣ記憶部３４６．
ＩＲ記憶部３４８．Ｘ２Ｌ／ジスタ値記憶部３５０．Ｂ
２レジスタ値記憶部３５２゜先読み命令アドレス記憶部
３５４．データ記憶部３５６、アドレス記憶部３４７が
それぞれ信号線５８０上の第１命令の命令アドレス、信
号線５６４上の第１命令語、信号線５７８上の第１命令
のＸ２レジスタ値、信号線５７６上の第１命令の８２レ
ジスタ値、信号線５７４上の第１命令の先読み時の先読
み命令アドレス、信号線５５６上の第１命令の演算結果
、信号線７０８上の第１命令のオペランドアドレスであ
り、フラグ記憶部３４７が「１」であるワードが時刻Ｔ
５において登録される。

これにより、連想記憶装置に情報がない場合の説明を終
わる。

次に、連想記憶に情報がある場合について説明する。連
想記憶には、以前の実行時の先行命令の演算結果が格納
されている場合と、先行命令のメモリ・オペランドが格
納されている場合がある。

まず、連想記憶装置に以前の実行時の情報結果がある場
合を説明する。第７図をタイミングチャート図として用
いる。

演算結果は、ロード命令以外の演算命令では第１オペラ
ンドと第２オペランド（メモリ・オペランド）に演算を
施して求まる。以前の実行時の第１オペランドは、次に
実行した時の第１オペランドと一致しない可能性がある
ので、連想記憶内の演算結果は必ずしも正しいとは言え
ない、したがって、以下の場合、連想記憶の演算結果で
第２命令の処理を開始し、後に第１命令の演算結果が求
まった時にそれを連想記憶の演算結果と比較し、不一致
の時には第２命令の処理をやり直すという方法をとって
いる。

第１命令から第４命令までの命令先読み、および第１命
令の処理の大部分は、上述のレジスタコンフリクトがな
い場合の動作と同じである。すなわち、第７図のタイミ
ングチャート図のうち、第１命令から第４命令に関する
ＩＦＡ、ＩＢＯ〜３ＩＦＡＳＶ　、第１命令に関するＩ
Ｒ／ＩＣ，ＯＡ／ＩＲＩ／ＩＣＩ／ＧＲＸＩ／ＧＲＢＩ
／ＩＦＡ１゜○Ｄ／ＩＲ２／ＩＣ２／ＧＲＸ２／ＧＲＢ
２／ＩＦＡ２．ＧＲのタイミングは、第５図のものと同
一である。以下ではそれ以外部分を説明する。

まず、時刻Ｔｏより先読み命令アドレスレジスタ１００
に格納されている先読み命令アドレスは、信号線５００
を介して連想記憶装置の先読み命令アドレス記憶部ＩＦ
ＡＰ　３５４に印加されている。また、時刻Ｔ２になる
と第１命令の命令語、命令アドレスＸ２レジスタ値、Ｂ
２レジスタ値がそれぞれ信号線５２２，５３０，５４０
，５４２を介してそれぞれ連想記憶装置のＩＲ記憶部３
４８゜ＩＣＥ憶部３４６．Ｘ２Ｌ／ジスタ値記憶部３５
０゜Ｂ２レジスタ値記憶部３５２に印加される。

連想記憶装置は、上記信号線５３０，５２２゜５４０．
５４２，５００のデータで探索をする。

今は、連想記憶装置に以前の実行時の情報がある場合を
考えているので、時刻Ｔ３においてＤＡＴＡＬレジスタ
１５８には第１命令の以前の演算結果が格納され、ＦＬ
ＧＬレジスタ１５７には「１」が格納され、ＨＩＴＬレ
ジスタ１５６には「１」が格納される。更に、この「１
」は信号！５４６に印加される。

時刻Ｔ３においてＩＲＩレジスター２４には第１命令で
あるＡｄｄ命令の命令語が格納されており、命令レジス
ター１２には第２命令である５ｕｂｓｔｒａｃｔ命令の
命令語が格納されている。したがって、信号線５８２上
には第１命令のＲ１フイ４ルドの「５」が印加され、信
号線５２４には第２命令のＸ２フイールド「５」が印加
される。第１命命と第２命令以外ではレジスタコンフリ
クトがないと仮定しているので、信号線５５８，５２６
には「５」とは異なる値が印加されている。したがって
、−数比較回路１６０の出力は「１」になり、他の一致
比較回路１６２，１６４，１６６の出力はｒＯＪとなる
。故にＯＲ回路１６８の出力信号線５９３とＯＲ回路１
８２の出力信号線５９６と、ＡＮＤ回路１７２の出力信
号線１７２は「１」になる。また、ＯＲ回路の出力信号
線５９１゜ＡＮＤ回路１７４の出力信号線５９０．ＡＮ
Ｄ回路１８０の出力信号線はｒＯＪになる。

信号線５９６はＩＣ５Ｖレジスター５８のセット信号と
なっており、この信号線が「１」なので時刻Ｔ４におい
てＩＣ３Ｖレジスタ１１６には第２命令の命令アドレス
が格納されｐｏｓｖレジスタ１５４には第１命令の以前
の演算結果が格納される。

信号線５９２が「１」であり、信号線７１４が「１」で
あるので、第１０図のようにセレクタ３１６は信号線５
３８上の第１命令の以前の演算結果を信号線５４０を介
してアドレス加算器３２４に印加し、セレクタ３１８は
信号線５３６上の第２命令のＢ２レジスタ値を信号線５
４２を介してアドレス加算器３２４に印加する。信号線
５２８からは第２命令の変位がアドレス加算器に印加さ
れる。これにより、時刻Ｔ４において、第２命令のオペ
ランドアドレスがオペランドアドレスレジスタ１２０に
格納される。

また、ＩＲＩレジスタ１２４．ＩＣＩレジスタ１３０、
ＧＲＸＩレジスタ１３２．ＧＲＢＩレジスタ１３４．Ｉ
ＦＡＩレジスタ１３６には、レジスタコンフリクトのな
い時の動作と同一のデータが時刻Ｔ４で格納される。

以降の第２命令の動作は、レジスタコンフリクトかない
場合と同様に進む。

時刻Ｔ４から第１命令の演算がＡＬＵ３３０で行なわれ
ており、時刻Ｔ４とＴ５の中間でその演算結果が信号線
５５６を介して比較器３３２に印加される。比較器３３
２のもう一方の入力にはＤＡＴＡＳＶレジスタ１５４に
格納されている第１命令の以前の演算結果が印加されて
いる。

ＡＬＵ３３０での演算結果が以前の演算結果と一致する
か否かで以下の動作は２通りに分かれる。

まず、一致する場合を説明する。この場合、信号線５８
６上には「１」が印加される。この「１」はセレクタ３
００と３０８に入力される。この時、セレクタ３００は
信号線５０２のデータを信号線５０６に出力し、セレク
タ３０８は信号線５２０のデータを信号線５１８に出力
する。これは、レジスタコンフリクトがない場合の動作
と同一であり、以降の動作はその場合と同じに進んでい
く。

ＡＬＵ３３０での演算結果が以前の演算結果と一致しな
い場合を次に説明する。以上の説明ではタイミングチャ
ート図としては第７図を用いてきたが、以下の説明では
第８図を用いる。この場合。

信号線５８６にはｒＯ」が印加される。このｒＯＪはセ
レクタ３００と３０８に入力される。この時、セレクタ
３００は信号線５０４のデータを信号線５０６に出力し
、セレクタ３０８は、信号線５０４のデータを信号線５
１８に出力する。これにより、時刻Ｔ５において、先読
み命令アドレスレジスタ１００にはＩＣ５Ｖレジスタ１
１６に格納されていた第２命令の命令アドレスの上位２
０ビツトが格納され＝る。この値は第１命令から第４命
令までの先読みアドレスと同一である。これにより先読
みが実行されて時刻Ｔ６で第１命令から第４命令が命令
バッフ７１０４，１０６，１０８．ｉｌＯに格納される
。信号線５１８には第２命令の命令アドレスが印加され
ているので、時刻Ｔ７において命令レジスタ１１２には
命令レジスタ１０６上の第２命令が格納される。第２命
令とレジスタコンフリクトを起こしていた第１命令は時
刻５において、すでに演算結果をＲ１フィールドの指示
するレジスタに書込んである。したがって、時刻Ｔ７に
おいては、第１命令と第２命令の間にはレジスタコンフ
リクトのない場合の動作説明と同じに進んでいく。

更に、信号線５８６上の「０」は連想記憶装置に印加さ
れる。これにより、連想記憶装置のＩＣ記憶部３４６．
ＩＲ記憶部３４Ｂ、Ｘ２Ｌ／ジスタ値記憶部３５０．Ｂ
２レジスタ値記憶部３５２゜先読み命令アドレス記憶部
３５４．データ記憶部３５６、アドレス記憶部３４５が
それぞれ信号線５８０上の第１命令の命令アドレス、信
号線５６４上の第１命令語、信号線５７８上の第１命令
のｘ２レジスタ値、信号ａ５７６上の第１命令の８２レ
ジスタ値、信号線５７４上の第１命令の先読み時の先読
み命令アドレス、信号線５５６上の第１命令の演算結果
、信号線７０８上の第１命令のオペランドアドレスであ
り、フラグ記憶部が「１」であるワードが時刻Ｔ５にお
いて登録される。

以上でＡＬＵ３３０での演算結果が以前の演算結果と一
致しない場合の説明を終わる。

更に、これにより、連想記憶装置に以前の実行時の演算
結果がある場合の説明を終わる。

ストア（Ｓｔｏｒｅ）命令が実行されて、そのストア・
アドレスが、連想記憶に格納されている命令のオペラン
ド・アドレスと等しい場合、連想記憶に格納されたこの
命令の演算結果は、その命令がそれ以降に実行される時
の演算結果とは異なってくる。ストア（Ｓｔｏｒｅ）命
令が実行された時には、連想記憶内の演算結果をストア
・データで書換えれば良い、その処理を次に述べる。

連想記憶装置３２０の説明で既に述べたように。

ストア（Ｓｔｏｒｅ）命令が実行されると信号線７１２
を介して「１」が連想記憶装置に転送される。同時に信
号線７０８を介してストア（Ｓｔｏｒｅ）命令のオペラ
ンド・アドレス（すなわち、ストア・アドレス）が転送
され、信号線５６０を介してストア（Ｓｔｏｒｅ）命令
のＲ１レジスタの内容（すなわち、ストア・データ）が
転送される。

この時、連想記憶装置はアドレス記憶部ＡＤＤＲがスト
ア・アドレスと等しいワードをすべて探し出し、等しい
ワードのデータ記憶部ＤＡＴＡＰをストア・データで書
換え、かつ、そのワードのフラグ記憶部を「１」に書換
える。

以上で、ストア（Ｓｔｏｒｅ）命令が実行された時の処
理の説明を終わる。

次に、連想記憶装置に先行命令の第２オペランド（メモ
リ・オペランド）がある場合を説明する。

第７図をタイミングチャート図として用いる。

この場合、上記のようにストア命令が実行された時に連
想記憶内のデータ（第１命令の以前の演算結果又は第１
命令のメモリ・データ（第２オペランド））をストア・
データで書換えているので。

連想記憶内の第２オペランドは常に正しい、また、この
場合、下記のようにこの第２オペランドに対して、第１
命令実行時の第１オペランドを用いて演算を施すので、
その演算結果は、連想記憶内に格納されている以前の演
算結果とは異なり、正しい、したがって、この場合には
、上述のような、以前の演算結果とＡＬＵでの演算結果
の一致比較及び第２命令のやり直し処理は不要である。

第１命令から第４命令までの命令先読み、および第１命
令の処理の大部分は、上述のレジスタコンフリクトがな
い場合の動作と同じである。すなわち、第７図のタイミ
ングチャート図のうち、第１命令から第４命令に関する
ＩＦＡ、ＩＢＯ〜３ＩＦＡＳＶ　、第１命令に関するＩ
Ｒ／ＩＣ，ＯＡ／ＩＲＩ／ＩＣＩ／ＧＲＸＩ／ＧＲＢＩ
／ＩＦＡＩ。

ＯＤ／ＩＲ２／ＩＣ２／ＧＲＸ２／ＧＲＢ２／ＩＦＡ２
．ＧＲのタイミングは、第５図のものと同一である。以
下ではそれ以外部分を説明する。

まず、時刻Ｔｏより先読み命令アドレスレジスタ１００
に格納されている先読み命令アドレスは、信号線５００
を介して連想記憶装置の先読み命令アドレス記憶部ＩＦ
ＡＰ３５４に印加されている。また、時刻Ｔ２になると
第１命令の命令語、命令アドレスＸ２レジスタ値、Ｂ２
レジスタ値がそれぞれ信号線５２２，５３０，５４０，
５４２を介してそれぞれ連想記憶装置のＩＲ記憶部３４
８゜ＩＣ記憶部３４６．Ｘ２レジスタ値記憶部３５０゜
Ｂ２レジスタ値記憶部３５２に印加される。

連想記憶装置は、上記信号線５３０．５２２・５４０，
５４２，５００のデータで探索をする。

今は、連想記憶装置に先行命令の第２オペランド（メモ
リ・オペランド）がある場合を考えているので、時刻Ｔ
３においてＤＡＴＡＬレジスタ１５８には第１命令、す
なわち先行命令の第２オペランドが格納され、ＦＬＧＬ
レジスタ１５７には「０」が格納され、ＩＩＩＴＬレジ
スタ１５６には「１」が格納される。更に、この「１」
は信号線５４６に印加される。

時刻Ｔ３においてＩＲＩレジスタ１２４には第１命令で
あるＡｄｄ命令の命令語が格納されており、命令レジス
タ１１２には第２命令である５ｕｂｓｔｒａｃｔ命令の
命令語が格納されている。したがって、信号線５８２上
には第１命令のＲ１フィールドの「５」が印加され、信
号線５４２には第２命令のｘ２フィールド「５Ｊが印加
される。第１命命と第２命令以外ではレジスタコンフリ
フタがないと仮定しているので、信号線５５８，５２６
には「５」とは異なる値が印加されている。したかって
、−数比較回路１６０の出力は「１」になり、他の一致
比較回路１６２，１６４，１６６の出力は「０」となる
。故にＯＲ回路１６８の出力信号線５９３とＯＲ回路１
８２の出力信号線と、ＡＮＤ回路１７２の出力信号８１
７２は「１」になる・また、ＯＲ回路の出力信号線５９
１とＡＮＤ回路１７４の出力信号線５９０．ＡＮＤ回ｊ
ｌ１８０の出力信号線は「０」になる。

ＡＬＵ３６０には、信号ｌ１５３８を介して第１命令の
第２オペランドが入力され、信号線６０６を介して第１
命令のＲ１レジスタの内容すなわち第１オペランドが入
力され、信号線６０４を介して第１命令のオペコードが
入力される。ＡＬＵ３６０はこれにより第１命令の演算
を行い、その演算結果を信号線６００上に出力する。

信号線５９２が「１」であり、信号線７１４がｒＯＪで
あるので、第１０図のようにセレクタ３１６は信号線６
００上の第１命令の演算結果を信号線５４０を介してア
ドレス加算器３２４に印加し、セレクタ３１８は信号線
５３６上の第２命令のＢ２レジスタ値を信号ｆｆ１５４
２を介してアドレス加算器３２４に印加する。信号線５
２８からは第２命令の変位がアドレス加算器に印加され
る。

これにより、時刻Ｔ４において、第２命令オペランドア
ドレスがオペランドアドレスレジスタ１２０に格納され
る。

また、ＩＲＩレジスタ１２４．ＭＣＩレジスタ１３０、
ＧＲＸＬレジスタ１３２．ＧＲＢＩレジスタ１３４．Ｉ
ＦＡＩレジスタ１３６には、レジスタコンフリクトのな
い時の動作と同一のデータが時刻Ｔ４で格納される。

以降の第２命令の動作は、レジスタコンフリクトがない
場合と同様に進む。

これにより、連想記憶装置に先行命令の第２オペランド
がある場合の説明を終わる。

次に、本実施例特有の効果を述べる。

本発明を使用しない場合、先行命令とレジスタコンフリ
クトのある後続命令を実行すると、−上述の動作説明の
連想記憶’Ａ置に以前の実行の情報がない場合と同じ動
作となり、２周期の空き時間を生ずる。

本発明を使用すれば空き時間はまったくなくなるので、
レジスタコンフリクト発生時の命令処理性能が向上する
。

上述の実施例は先行命令の演算結果として、連想記憶内
に格納しておいた先行命令の以前の演算結果又は、連想
記憶内に格納しておいた先行命令の第２オペランド（メ
モリ・オペランド）に対して先行命令の第１オペランド
を用いて演算を施した結果を用いるものであった。しか
し、本発明は。

連想記憶内には先行命令の以前の演算結果は格納せず、
常に先行命令の第２オペランドを格納しておき、先行命
令の演算結果として常に、その第２オペランドに先行命
令の第１オペランドを用いて演算を施した結果を用いる
場合にも適用できる。

この場合の実施例を第１１Ａ図、第１］、Ｂ図に示す。

この図の連想記憶には、連想記憶に情報がない時に第３
Ａ図、第３Ｂ図の信号線５５６に代って信号線５５４を
介して先行命令の第２オペランドを記憶し、フラグ記憶
部は「０」とする。このようにすると、常に連想記憶に
は先行命令の第２オペランドが格納される。したがって
、連想記憶に第２オペランドが格納されている時には、
上述の実施例のように後続命令が空き時間なく実行でき
る。

また、第３Ａ図と第３Ｂ図および第１１Ａ図と第１１Ｂ
図の２つの実施例では、ストア命令が実行されるとスト
ア・データを用いて連想記憶内の情報を書換えている。

しかし、本発明はストア命令が実行された時、そのスト
ア・アドレスとオペランド・アドレスが一致するワード
を無効化する場合にも適用できる。

この場合には、第４図の連想記憶３２０を、信号線７１
２に「１」が印加された時に、信号線７０８上のストア
・アドレスとアドレス記憶部が等しいワードを連想記憶
から削除するように構成すればよい。この場合にも、連
想記憶に情報が格納されている時には、上述の実施例の
ように後続命令は空き時間なく実行できる。

更に、連想キーとしては、今まで述べたすべてを使うこ
ともできるし、任意の組合せを使うこともできる。その
際、キー構成要素の一部のビット位置を使うこともでき
る。

〔発明の効果〕

本発明を使用しない場合、レジスタコンフリクトを起こ
す先行命令が開始されてから、後続命令が開始されるま
でに、先行命令のアドレス計算時間、オペランド読出し
時間、演算時間がかかる。

しかし、本発明を用いることにより、連想キーを予測装
置に入力してから予測値が出力するまでの時間しかかか
らない、後者の時間は、連想キーに何を用いるかによっ
て異なるが、先行命令の命令アドレスを連想キーに用い
る最悪の場合でも、その時間は本発明を使用しない場合
より十分短い。

【図面の簡単な説明】

第１Ａ図は命令形式図、第１Ｂ図はロード命令の例、第
２図はレジスタコンフリクトを起こす二つの命令の例、
第３Ａ図、第３Ｂ図は実施例の全体構成図、第４図は連
想記憶装置の構成図、第５〜８図はタイミングチャート
図、第９図はレジスタコンフリクト検出装置の構成図、
第１０図はセレクタの動作図、第１１Ａ図、第１１Ｂ図
はそれぞれ他の実施例の全体構成図である。 １００・・・先読み命令アドレスレジスタ、３０４・・
・命令記憶装置、１０４，１０６，１０８，１１０・・
・命令バッファ、１１２・・・命令レジスタ、１１４・
・・命令カウンタ、３２４・・・アドレス加算器。 １２０・・・オペランド・アドレスレジスタ、３２６・
・・オペランド記憶装置、１２６・・・オペランドデー
タレジスタ、３３０・・・ＡＬＵ、１１８・・・レジス
タファイル、３２０・・・連想記憶、３２２・・・レジ
スタコンフリクト検出装置。

Claims (1)

1. 【特許請求の範囲】 １、先行命令によつてレジスタに書込まれる演算結果を
   用いて後続命令が実行される際に、該演算結果が確定す
   るまで、該後続命令の処理であつて該演算結果を用いる
   処理を停止させるデータ処理装置において、 該先行命令の命令アドレス又は、該先行命令より前の命
   令の命令アドレス、該先行命令を先読みする際の先読み
   アドレス、該先行命令より前の命令を先読みする際の先
   読みアドレスのすべて又はおのおのの任意のビット位置
   データの組合せと、該先行命令のメモリ・オペランド・
   アドレス決定情報とからなる連想キーとに対応させて該
   先行命令のメモリ・オペランド・アドレスと演算結果を
   記憶する手段と、 該データ処理装置でストア命令が実行された時に、該ス
   トア命令のストア・アドレスと一致する該メモリ・オペ
   ランド・アドレスが該記憶手段にあるかを探索し、ある
   時には、それに対応する該演算結果を該ストア命令のス
   トア・データで書換える連想書込み手段と、 該先行命令が実行された時にその時の該連想キーに基づ
   いて該記憶手段を探索し、該連想キーが記憶されている
   時にはそれに対応する該演算結果又は該メモリ・オペラ
   ンドを出力する手段と、 該出力手段より該演算結果が出力された時には、該出力
   手段よりの該演算結果を用いて停止されている該後続命
   令の処理を開始し、該出力手段よりの該演算結果が該先
   行命令の演算で求まる演算結果と等しい場合には、開始
   した該後続命令の処理を継続し、等しくない場合には、
   該後続命令の処理を無効にし、該先行命令の演算で求ま
   る演算結果を用いて該後続命令の処理を再実行する手段
   と、 該出力手段より該メモリ・オペランドが出力された時に
   は、該メモリ・オペランドに対して該先行命令の指定す
   る演算を施し、その演算結果を用いて停止されている該
   後続命令の処理を開始する手段とを有することを特徴と
   するデータ処理装置。 ２、先行命令によつてレジスタに書込まれる演算結果を
   用いて後続命令が実行される際に、該演算結果が確定す
   るまで、該後続命令の処理であって該演算結果を用いる
   処理を停止させるデータ処理装置において、 該先行命令の命令アドレス又は、該先行命令より前の命
   令の命令アドレス、該先行命令を先読みする際の先読み
   アドレス、該先行命令より前の命令を先読みする際の先
   読みアドレスのすべて又はおのおのの任意のビット位置
   データの組合せと、該先行命令のメモリ・オペランド・
   アドレス決定情報とからなる連想キーとに対応させて該
   先行命令のメモリ・オペランド・アドレスとメモリ・オ
   ペランドを記憶する手段と、該データ処理装置でストア
   命令が実行された時に、該ストア命令のストア・アドレ
   スと一致する該メモリ・オペランド・アドレスが該記憶
   手段にあるかを探索し、ある時には、それに対応する該
   メモリ・オペランドを該ストア命令のストア・データで
   書換える連想書込み手段と、該先行命令が実行された時
   にその時の該連想キーに基づいて該記憶手段を探索し、
   該連想キーが記憶されている時にはそれに対応する該メ
   モリ・オペランドを出力する手段と、 該出力手段より該メモリ・オペランドが出力された時に
   は、該メモリ・オペランドに対して該先行命令の指定す
   る演算を施し、その演算結果を用いて停止されている該
   後続命令の処理を開始する手段を有することを特徴とす
   るデータ処理装置。 ３、先行命令によつてレジスタに書込まれる演算結果を
   用いて後続命令が実行される際に、該演算結果が確定す
   るまで、該後続命令の処理であつて該演算結果を用いる
   処理を停止させるデータ処理装置において、 該先行命令の命令アドレス又は、該先行命令より前の命
   令アドレス、該先行命令を先読みする際の先読みアドレ
   ス、該先行命令より前の命令を先読みする際の先読みア
   ドレスのすべて又はおのおのの任意のビット位置データ
   の組合せと、該先行命令のメモリ・オペランド・アドレ
   ス決定情報とからなる連想キーとに対応させて該先行命
   令のメモリ・オペランド・アドレスと演算結果を記憶す
   る手段と、 該データ処理装置でストア命令が実行された時に、該ス
   トア命令のストア・アドレスと一致する該メモリ・オペ
   ランド・アドレスが該記憶手段にあるかを探索し、ある
   時には、それに対応する連想キーとメモリ・オペランド
   ・アドレスと演算結果を削除する連想手段と、 該先行命令が実行された時にその時の該連想キーに基づ
   いて該記憶手段を探索し、該連想キーが記憶されている
   時にはそれに対応する該演算結果又は該メモリ・オペラ
   ンドを出力する手段と、 該出力手段より該演算結果が出力された時には、該出力
   手段よりの該演算結果を用いて停止されている該後続命
   令の処理を開始し、該出力手段よりの該演算結果が該先
   行命令の演算で求まる演算結果と等しい場合には、開始
   した該後続命令の処理を継続し、等しくない場合には、
   該後続命令の処理を無効にし、該先行命令の演算で求ま
   る演算結果を用いて該後続命令の処理を再実行する手段
   と、 該出力手段より該メモリ・オペランドが出力された時に
   は、該メモリ・オペランドに対して該先行命令の指定す
   る演算を施し、その演算結果を用いて停止されている該
   後続命令の処理を開始する手段を有することを特徴とす
   るデータ処理装置。 ４、先行命令によつてレジスタに書込まれる演算結果を
   用いて後続命令が実行される際に、該演算結果が確定す
   るまで、該後続命令の処理であつて該演算結果を用いる
   処理を停止させるデータ処理装置において、 該先行命令の命令アドレス又は、該先行命令より前の命
   令の命令アドレス、該先行命令を先読みする際の先読み
   アドレス、該先行命令より前の命令を先読みする際の先
   読みアドレスのすべて又はおのおのの任意のビット位置
   データの組合せと、該先行命令のメモリ・オペランド・
   アドレス決定情報とからなる連想キーとに対応させて該
   先行命令のメモリ・オペランド・アドレスとメモリ・オ
   ペランドを記憶する手段と、該データ処理装置でストア
   命令が実行された時に、該ストア命令のストア・アドレ
   スと一致する該メモリ・オペランド・アドレスが該記憶
   手段にあるかを探索し、ある時には、それに対応する連
   想キーとメモリ・オペランドア・アドレスとメモリ・オ
   ペランドを削除する連想手段と、 該先行命令が実行された時にその時の該連想キーに基づ
   いて該記憶手段を探索し、該連想キーが記憶されている
   時にはそれに対応する該メモリ・オペランドを出力する
   手段と、 該出力手段より該メモリ・オペランドが出力された時に
   は、該メモリ・オペランドに対して該先行命令の指定す
   る演算を施し、その演算結果を用いて停止されている該
   後続命令の処理を開始する手段を有することを特徴とす
   るデータ処理装置。