JPH01189169A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPH01189169A JPH01189169A JP63015079A JP1507988A JPH01189169A JP H01189169 A JPH01189169 A JP H01189169A JP 63015079 A JP63015079 A JP 63015079A JP 1507988 A JP1507988 A JP 1507988A JP H01189169 A JPH01189169 A JP H01189169A
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔概 要〕
半導体装置のトランジスタの能動領域を半導体基板上に
形成する方法の改良に関し、 半導体装置の寸法が小さく、半導体装置の動作速度が速
く、ベース抵抗が小さく、エミッタ、ベース間及びベー
ス、コレクタ間の容量も小さい半導体装置の製造方法の
提供を目的とし、半導体基板上に、シリコン酸化膜、ポ
リシリコン膜及びＣＶＤシリコン酸化膜を形成し、前記
シリコン酸化膜、ポリシリコン膜及びＣＶＤシリコン酸
化膜をバターニングして窓開きする工程と、該窓の内部
にエピタキシャル領域を形成する工程と、該エピタキシ
ャル領域にアニールにより外ベース領域を、イオン注入
により内ベース領域を形成する工程と、前記窓内をＣＶ
Ｄシリコン酸化膜で埋め込み、エツチングによりエミッ
タの窓開けをし、ポリシリコン膜で前記窓内を埋め込み
、該ポリシリコン膜へのイオン注入とアニールによりエ
ミッタ領域を形成する工程とを含み構成する。
形成する方法の改良に関し、 半導体装置の寸法が小さく、半導体装置の動作速度が速
く、ベース抵抗が小さく、エミッタ、ベース間及びベー
ス、コレクタ間の容量も小さい半導体装置の製造方法の
提供を目的とし、半導体基板上に、シリコン酸化膜、ポ
リシリコン膜及びＣＶＤシリコン酸化膜を形成し、前記
シリコン酸化膜、ポリシリコン膜及びＣＶＤシリコン酸
化膜をバターニングして窓開きする工程と、該窓の内部
にエピタキシャル領域を形成する工程と、該エピタキシ
ャル領域にアニールにより外ベース領域を、イオン注入
により内ベース領域を形成する工程と、前記窓内をＣＶ
Ｄシリコン酸化膜で埋め込み、エツチングによりエミッ
タの窓開けをし、ポリシリコン膜で前記窓内を埋め込み
、該ポリシリコン膜へのイオン注入とアニールによりエ
ミッタ領域を形成する工程とを含み構成する。
本発明は、半導体装置の製造方法に係り、特に半導体装
置のトランジスタの能動領域を半導体基板上に形成する
方法の改良に関するものである。
置のトランジスタの能動領域を半導体基板上に形成する
方法の改良に関するものである。
従来の半導体装置のトランジスタの能動領域を基板上に
形成する方法は、基板上に設けたエミッタ領域の両側に
外部ベース領域を設ける方式を採用しているいるが、こ
の場合は半導体装置の寸法が大きくなり、従って半導体
装置の動作速度が遅く、ベース抵抗が大きく、エミッタ
、ベース間及びベース、コレクタ間の容量も大きくなっ
ている。
形成する方法は、基板上に設けたエミッタ領域の両側に
外部ベース領域を設ける方式を採用しているいるが、こ
の場合は半導体装置の寸法が大きくなり、従って半導体
装置の動作速度が遅く、ベース抵抗が大きく、エミッタ
、ベース間及びベース、コレクタ間の容量も大きくなっ
ている。
以上のような状況から半導体装置の寸法が小さく、半導
体装置の動作速度が速く、ベース抵抗が小さく、エミッ
タ、ベース間及びベース、コレクタ間の容量も小さい半
導体装置の製造方法が要望されている。
体装置の動作速度が速く、ベース抵抗が小さく、エミッ
タ、ベース間及びベース、コレクタ間の容量も小さい半
導体装置の製造方法が要望されている。
従来の半導体装置の製造方法を第２図により詳細に説明
する。
する。
先ず第２図（ａ）に示すように、エミッタ・ベース形成
領域とコレクタ形成領域とを分離画定する素子分離Ｊ’
ｉ１２を形成した半導体基板１１の表面に、厚さ５００
人のシリコン酸化膜１３を形成し、その上に厚さ１ 、
５００人のシリコン窒化膜１４を形成する。
領域とコレクタ形成領域とを分離画定する素子分離Ｊ’
ｉ１２を形成した半導体基板１１の表面に、厚さ５００
人のシリコン酸化膜１３を形成し、その上に厚さ１ 、
５００人のシリコン窒化膜１４を形成する。
コレクタ形成領域の上記シリコン酸化膜１３とシリコン
窒化膜１４とをリソグラフィー技術によりパターニング
してエツチング除去し、その後に厚さ３．０００人のポ
リシリコン膜１５を全面に形成し、更にその上に厚さ７
００人のシリコン窒化膜１６を形成する。
窒化膜１４とをリソグラフィー技術によりパターニング
してエツチング除去し、その後に厚さ３．０００人のポ
リシリコン膜１５を全面に形成し、更にその上に厚さ７
００人のシリコン窒化膜１６を形成する。
次に第２図（ｂ）に示すように、シリコン窒化膜１６を
リソグラフィー技術によりパターニングしてエツチング
除去し、エミッタ・ベース形成領域と一しクタ形成領域
とを分離画定するためポリシリコン膜１５を熱酸化して
シリコン酸化膜１７を形成し、ポリシリコン膜１５をエ
ミッタ・ベース形成領域のポリシリコン膜１５ａとコレ
クタ領域のポリシリコン膜１５ｂとに分離形成する。
リソグラフィー技術によりパターニングしてエツチング
除去し、エミッタ・ベース形成領域と一しクタ形成領域
とを分離画定するためポリシリコン膜１５を熱酸化して
シリコン酸化膜１７を形成し、ポリシリコン膜１５をエ
ミッタ・ベース形成領域のポリシリコン膜１５ａとコレ
クタ領域のポリシリコン膜１５ｂとに分離形成する。
次いで第２図（Ｃ）に示すように、シリコン窒化膜１６
をエツチングにより除去した後、厚さ５．０００人のＣ
ＶＤシリコン酸化膜１８を形成し、エミッタ・ベース形
成領域のこのＣＶＤシリコン酸化膜１８とポリシリコン
膜１５とをリアクティブ・イオン・エツチングにより窓
開きする。
をエツチングにより除去した後、厚さ５．０００人のＣ
ＶＤシリコン酸化膜１８を形成し、エミッタ・ベース形
成領域のこのＣＶＤシリコン酸化膜１８とポリシリコン
膜１５とをリアクティブ・イオン・エツチングにより窓
開きする。
次に第２図ｆｄ）に示すように、上記窓内に露出してい
るポリシリコン膜１５の表面を熱酸化し、シリコン熱酸
化膜１９を形成する。
るポリシリコン膜１５の表面を熱酸化し、シリコン熱酸
化膜１９を形成する。
その後第２図（ｅ）に示すように、シリコン窒化膜１４
をケミカルウェットエツチングによりエツチングし、ポ
リシリコン膜１５の下部にベースコンタクトを形成し、
その下のシリコン酸化膜１３をもケミカルウェットエツ
チングによりエツチングして除去する。
をケミカルウェットエツチングによりエツチングし、ポ
リシリコン膜１５の下部にベースコンタクトを形成し、
その下のシリコン酸化膜１３をもケミカルウェットエツ
チングによりエツチングして除去する。
次いで第２図（ｆｌに示すように、減圧ＣＶＤ法により
厚さ２，０００人のポリシリコン膜を形成し、ケミカル
ウェットエツチングによりポリシリコン膜１５の下部の
ポリシリコン膜２０以外のポリシリコン膜をエツチング
除去し、窓内を酸化してシリコン酸化膜２１を形成する
。
厚さ２，０００人のポリシリコン膜を形成し、ケミカル
ウェットエツチングによりポリシリコン膜１５の下部の
ポリシリコン膜２０以外のポリシリコン膜をエツチング
除去し、窓内を酸化してシリコン酸化膜２１を形成する
。
更に第２図（ａに示すように、アニールを行いポリシリ
コン膜２０の下部の半導体基板１１上にＰ゛型の外ベー
ス領域２２を形成し、硼素（Ｂ゛）イオンを注入し、ア
ニールを行いＰ型の内ベース領域２３を半導体基板１１
上に形成する。
コン膜２０の下部の半導体基板１１上にＰ゛型の外ベー
ス領域２２を形成し、硼素（Ｂ゛）イオンを注入し、ア
ニールを行いＰ型の内ベース領域２３を半導体基板１１
上に形成する。
そして、ＣＶＤ法により厚さｌ 、 ０００人のＣＶＤ
シリコン酸化膜を形成し、リアクティブ・イオン・エツ
チングによりＣＶＤシリコン酸化膜２４の窓内の側壁部
以外をエツチング除去する。
シリコン酸化膜を形成し、リアクティブ・イオン・エツ
チングによりＣＶＤシリコン酸化膜２４の窓内の側壁部
以外をエツチング除去する。
その後、第２図（ｈ）に示すように、この窓内にｎ。
型のポリシリコン膜２５を埋め込み、燐或いは砒素（Ｐ
＋或いはＡｓつのイオンを注入し、アニールを行って内
ベース領域２３の表面にエミッタ領域２６を形成する。
＋或いはＡｓつのイオンを注入し、アニールを行って内
ベース領域２３の表面にエミッタ領域２６を形成する。
コレクタ形成領域のポリシリコン膜１５ｂの表面のＣＶ
Ｄシリコン酸化膜１８に窓２７を開け、エミッタ・ベー
ス形成領域のポリシリコン膜１５ａの表面のＣＶＤシリ
コン酸化膜１Ｂに窓２８を開ける。
Ｄシリコン酸化膜１８に窓２７を開け、エミッタ・ベー
ス形成領域のポリシリコン膜１５ａの表面のＣＶＤシリ
コン酸化膜１Ｂに窓２８を開ける。
最後に第２図（１）に示すように、窓２７及び窓２８内
及びポリシリコン膜２５の上にアルミニウムを蒸着し、
パターニングしてコレクタ電極２９．ベース電極３０．
エミッタ電極３１として用いる半導体装置の製造が完了
する。
及びポリシリコン膜２５の上にアルミニウムを蒸着し、
パターニングしてコレクタ電極２９．ベース電極３０．
エミッタ電極３１として用いる半導体装置の製造が完了
する。
〔発明が解決しようとする問題点３
以上説明の従来の半導体装置の製造方法で問題となるの
は、半導体装置の寸法を小さくして半導体装置の動作速
度を速くすること及びベース抵抗ヲ小す＜、エミッタ、
ベース間及びベース、コレクタ間の容量を小さくするこ
とが困難なことである。
は、半導体装置の寸法を小さくして半導体装置の動作速
度を速くすること及びベース抵抗ヲ小す＜、エミッタ、
ベース間及びベース、コレクタ間の容量を小さくするこ
とが困難なことである。
即ち、エミッタ領域の両側に外部ベースを設ける方式の
ため、トランジスタの能動領域の占める平面的な面積が
大きくなり、集積度を上げることが難しく、従って動作
速度が遅くなり、ベース抵、抗、エミッタ、ベース間及
びベース、コレクタ間の容量も大きくなるのである。
ため、トランジスタの能動領域の占める平面的な面積が
大きくなり、集積度を上げることが難しく、従って動作
速度が遅くなり、ベース抵、抗、エミッタ、ベース間及
びベース、コレクタ間の容量も大きくなるのである。
本発明は以上のような状況から半導体装置の寸法が小さ
く、半導体装置の動作速度が速く、ベース抵抗が小さく
、エミッタ、ベース間及びベース。
く、半導体装置の動作速度が速く、ベース抵抗が小さく
、エミッタ、ベース間及びベース。
コレクタ間の容量も小さい半導体装置の製造方法の提供
を目的としたものである。
を目的としたものである。
上記問題点は、半導体基板上に、シリコン酸化膜２ポリ
シリコン膜及びＣＶＤシリコン酸化膜を形成し、前記シ
リコン酸化膜、ポリシリコン膜及びＣＶＤシリコン酸化
膜をパターニングして窓開きする工程と、該窓の内部に
ごビタキシャル領域を形成する工程と、該エピタキシャ
ル領域にアニールにより外ベース領域を、イオン注入に
より内ベース領域を形成する工程と、前記窓内をＣ’Ｖ
Ｄシリコン酸化膜で埋め込み、エツチングによりエミッ
タの窓開けをし、ポリシリコン膜で前記窓内を埋め込み
、該ポリシリコン膜へのイオン注入とアニールによりエ
ミッタ領域を形成する工程と、を含む含む本発明による
半導体装置の製造方法によって解決される。
シリコン膜及びＣＶＤシリコン酸化膜を形成し、前記シ
リコン酸化膜、ポリシリコン膜及びＣＶＤシリコン酸化
膜をパターニングして窓開きする工程と、該窓の内部に
ごビタキシャル領域を形成する工程と、該エピタキシャ
ル領域にアニールにより外ベース領域を、イオン注入に
より内ベース領域を形成する工程と、前記窓内をＣ’Ｖ
Ｄシリコン酸化膜で埋め込み、エツチングによりエミッ
タの窓開けをし、ポリシリコン膜で前記窓内を埋め込み
、該ポリシリコン膜へのイオン注入とアニールによりエ
ミッタ領域を形成する工程と、を含む含む本発明による
半導体装置の製造方法によって解決される。
（作用〕
即ち、本発明においては、半導体基板上に設けた窓内に
エピタキシャル領域を設け、下部よりコレクタ領域、ベ
ース領域、エミッタ領域を形成するので、半導体装置の
トランジスタの能動領域の寸法が小さく、半導体装置の
動作速度が速く、ベース抵抗及びエミッタ、ベース間及
びベース、コレクタ間の容量も小さい半導体装置の製造
が可能となる。
エピタキシャル領域を設け、下部よりコレクタ領域、ベ
ース領域、エミッタ領域を形成するので、半導体装置の
トランジスタの能動領域の寸法が小さく、半導体装置の
動作速度が速く、ベース抵抗及びエミッタ、ベース間及
びベース、コレクタ間の容量も小さい半導体装置の製造
が可能となる。
〔実施例〕
以下第１図について本発明の一実施例を説明する。
先ず第１図（ａ）に示すようにｎ型の半導体基板１上に
順次、熱或いはＣＶＤによりシリコン酸化膜２、ＣＶＤ
によりＰ型のポリシリコン膜３及びＣＶＤシリコン酸化
膜４を積層して形成し、窓開きを行う。
順次、熱或いはＣＶＤによりシリコン酸化膜２、ＣＶＤ
によりＰ型のポリシリコン膜３及びＣＶＤシリコン酸化
膜４を積層して形成し、窓開きを行う。
次に第１図（ｂ）に示すように、選択成長によりこの窓
内にエピタキシャル領域５を形成する。
内にエピタキシャル領域５を形成する。
次いで第１図（Ｃ）に示すように、この窓内のポリシリ
コン膜３及びエピタキシャル領域５の表面を酸化してシ
リコン酸化膜３ａを形成し、アニールを行うことにより
、エピタキシャル領域５の両側にＰ型の外ベース領域５
ｂを形成する。その後、硼素（Ｂ″″）のイオンをエピ
タキシャル領域５に注入し、Ｐ型の内ベース領域５ｃを
形成する。
コン膜３及びエピタキシャル領域５の表面を酸化してシ
リコン酸化膜３ａを形成し、アニールを行うことにより
、エピタキシャル領域５の両側にＰ型の外ベース領域５
ｂを形成する。その後、硼素（Ｂ″″）のイオンをエピ
タキシャル領域５に注入し、Ｐ型の内ベース領域５ｃを
形成する。
次に第１図（ｄ）に示すように、ＣＶＤシリコン酸化膜
６をこの窓内に形成し、リアクティブ・イオン・エツチ
ングによる異方性エツチングを行い、エミッタ用の窓を
開ける。
６をこの窓内に形成し、リアクティブ・イオン・エツチ
ングによる異方性エツチングを行い、エミッタ用の窓を
開ける。
次いで第１図（ｅ）に示すように、この窓内にポリシリ
コン膜７を成長させ、燐或いは砒素（Ｐ”或いはＡｓつ
のイオンを注入し、アニールを行ってエピタキシャル領
域５の上部にｎ型のエミッタ領域５ｄを形成する。
コン膜７を成長させ、燐或いは砒素（Ｐ”或いはＡｓつ
のイオンを注入し、アニールを行ってエピタキシャル領
域５の上部にｎ型のエミッタ領域５ｄを形成する。
このようにして、エピタキシャル領域５０半導体基板１
に接する部分はｎ型のコレクタ領域５ａとなり、両側と
中央部にはＰ型の外ベース領域５ｂと内ベース領域５ｃ
が形成され、上部にはｎ型のエミッタ領域５ｄが形成さ
れるので、この小さな窓の内部にトランジスタを形成す
ることが可能となる。
に接する部分はｎ型のコレクタ領域５ａとなり、両側と
中央部にはＰ型の外ベース領域５ｂと内ベース領域５ｃ
が形成され、上部にはｎ型のエミッタ領域５ｄが形成さ
れるので、この小さな窓の内部にトランジスタを形成す
ることが可能となる。
これ以降のコレクタ領域の形成、コレクタ電極及びベー
ス電極の形成工程は従来の技術と同様に行うことができ
るので、詳細な説明は省略する。
ス電極の形成工程は従来の技術と同様に行うことができ
るので、詳細な説明は省略する。
以上の説明から明らかなように本発明によれば極めて一
般的な半導体装置の製造手法により、半導体装置のトラ
ンジスタの能動領域の寸法が小さく、半導体装置の動作
速度が速く、ベース抵抗及びエミッタ、ベース間及びベ
ース、コレクタ間の容量も小さい等の利点がある半導体
装置の製造が可能となり、著しい経済的及び、信頼性向
上の効果が期待でき工業的には極めて有用なものである
。
般的な半導体装置の製造手法により、半導体装置のトラ
ンジスタの能動領域の寸法が小さく、半導体装置の動作
速度が速く、ベース抵抗及びエミッタ、ベース間及びベ
ース、コレクタ間の容量も小さい等の利点がある半導体
装置の製造が可能となり、著しい経済的及び、信頼性向
上の効果が期待でき工業的には極めて有用なものである
。
第１図は本発明による一実施例を工程順に示す側断面図
、 第２図は従来の半導体装置の製造方法を工程順に示す側
断面図、である。 図において、 ｌは半導体基板、 ２はシリコン酸化膜、 ３はポリシリコン膜、 ３ａはシリコン酸化膜、 ４はＣＶＤシリコン酸化膜、 ５はエピタキシャル領域、 ５ａはコレクタ領域、 ５ｂは外ベース領域、 ５ｃは内ベース領域、 ５ｄはエミッタ領域、 ６はＣＶＤシリコン酸化膜、 ７ボリシリコン膜、 を示す。 （ｂｌ エピタキシャル領域の形成 ｆｃＩ ベース領域の形成 本発明による一実施例を工程順に示す側断面図第 １
図 （ｄｌ エミツタ窓あけ （ｅ） エミッタ領域の形成 本発明による一実Ｊ１例を工程順に示す側断面図第１図 〔コレクタ領域］ 〔エミッタ・ベース領域〕山） ノ
リコン窒化１（１６）のパターニング、シリコン酸化１
！ （１７）の形成従来の半導体装置の製造方法を工程
順に示す側断面図ｆ６１ シリコン窒化膿（１４）及
びシリコン酸化膜（１３）の除去ｉｆｌ ポリソリコ
ンＩＪ（２０）及びノリコン酸化ｆＪ（２１）の形成従
来の半導体装置の製造方法を工徨順に示す側断面図（幻
外ベース（２２）、内ベース（２３）の形成及びＣＶ
Ｄシリコン酸化膜（２４）の形成 ｆｈｌ エミッタ凋域（２６）の形成及びコレクタ電
極窓（２７） 、 ベース電極窓（２８）開は従来の半
導体装置の製造方法を工程順に示す側断面１第２図 １８ＣＶＤシリコン酸化膜 従来の半導体装置の製造方法を工程順に示す側断面図第
２図
、 第２図は従来の半導体装置の製造方法を工程順に示す側
断面図、である。 図において、 ｌは半導体基板、 ２はシリコン酸化膜、 ３はポリシリコン膜、 ３ａはシリコン酸化膜、 ４はＣＶＤシリコン酸化膜、 ５はエピタキシャル領域、 ５ａはコレクタ領域、 ５ｂは外ベース領域、 ５ｃは内ベース領域、 ５ｄはエミッタ領域、 ６はＣＶＤシリコン酸化膜、 ７ボリシリコン膜、 を示す。 （ｂｌ エピタキシャル領域の形成 ｆｃＩ ベース領域の形成 本発明による一実施例を工程順に示す側断面図第 １
図 （ｄｌ エミツタ窓あけ （ｅ） エミッタ領域の形成 本発明による一実Ｊ１例を工程順に示す側断面図第１図 〔コレクタ領域］ 〔エミッタ・ベース領域〕山） ノ
リコン窒化１（１６）のパターニング、シリコン酸化１
！ （１７）の形成従来の半導体装置の製造方法を工程
順に示す側断面図ｆ６１ シリコン窒化膿（１４）及
びシリコン酸化膜（１３）の除去ｉｆｌ ポリソリコ
ンＩＪ（２０）及びノリコン酸化ｆＪ（２１）の形成従
来の半導体装置の製造方法を工徨順に示す側断面図（幻
外ベース（２２）、内ベース（２３）の形成及びＣＶ
Ｄシリコン酸化膜（２４）の形成 ｆｈｌ エミッタ凋域（２６）の形成及びコレクタ電
極窓（２７） 、 ベース電極窓（２８）開は従来の半
導体装置の製造方法を工程順に示す側断面１第２図 １８ＣＶＤシリコン酸化膜 従来の半導体装置の製造方法を工程順に示す側断面図第
２図
Claims (1)
- 【特許請求の範囲】 半導体基板（１）上に、シリコン酸化膜（２）、ポリ
シリコン膜（３）及びＣＶＤシリコン酸化膜（４）を形
成し、前記シリコン酸化膜（２）、ポリシリコン膜（３
）及びＣＶＤシリコン酸化膜（４）をパターニングして
窓開きする工程と、 該窓の内部にエピタキシャル領域（５）を形成する工程
と、 該エピタキシャル領域（５）にアニールにより外ベース
領域（５ｂ）を、イオン注入により内ベース領域（５ｃ
）を形成する工程と、 前記窓内をＣＶＤシリコン酸化膜（６）で埋め込み、エ
ッチングによりエミッタの窓開けをし、ポリシリコン膜
（７）で前記窓内を埋め込み、該ポリシリコン膜（７）
へのイオン注入とアニールによりエミッタ領域（５ｄ）
を形成する工程と、 を含むことを特徴とする半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63015079A JPH01189169A (ja) | 1988-01-25 | 1988-01-25 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63015079A JPH01189169A (ja) | 1988-01-25 | 1988-01-25 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH01189169A true JPH01189169A (ja) | 1989-07-28 |
Family
ID=11878841
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63015079A Pending JPH01189169A (ja) | 1988-01-25 | 1988-01-25 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH01189169A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2009206325A (ja) * | 2008-02-28 | 2009-09-10 | Hitachi Ltd | 半導体装置およびその製造方法 |
-
1988
- 1988-01-25 JP JP63015079A patent/JPH01189169A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2009206325A (ja) * | 2008-02-28 | 2009-09-10 | Hitachi Ltd | 半導体装置およびその製造方法 |
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