JPH01189228A - Ａｄ変換器 - Google Patents
Ａｄ変換器Info
- Publication number
- JPH01189228A JPH01189228A JP1252088A JP1252088A JPH01189228A JP H01189228 A JPH01189228 A JP H01189228A JP 1252088 A JP1252088 A JP 1252088A JP 1252088 A JP1252088 A JP 1252088A JP H01189228 A JPH01189228 A JP H01189228A
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- adc
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- systems
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は信号変換回路に係９．特に高速なＡＤ変換器に
関する。
関する。
近年、高速デバイスと高速化向きの回路構成を用いるこ
とによって、極めて高速なＡＤ変換器（以下ＡＤＣと略
す）が実現しつつある。しかし。
とによって、極めて高速なＡＤ変換器（以下ＡＤＣと略
す）が実現しつつある。しかし。
ＩＣ内部に構成され几ＡＤｃは、極めて高速に動作する
ことが可能であるにもかかわらず、ディジタル信号出力
端に付く負荷容量のため、実際には高速動作が制限され
ていた。
ことが可能であるにもかかわらず、ディジタル信号出力
端に付く負荷容量のため、実際には高速動作が制限され
ていた。
この問題を解決するため、従来の装置では、特開開６２
−４３２１８に記載のように、ＡＤＣの出力回路として
ｍ （ｍ＝＝ｌ、Ｌ ３・・・）系統のラッチ回路を
用意し、出力ｆｍ系統に分割（デイマルチプレクス）す
ることによって、１系統の出力レートをＡＤＣの変換周
波数のｌ／ｍにし、実動的にＡＤＣの変換周波数を向上
する方法が取られていた。
−４３２１８に記載のように、ＡＤＣの出力回路として
ｍ （ｍ＝＝ｌ、Ｌ ３・・・）系統のラッチ回路を
用意し、出力ｆｍ系統に分割（デイマルチプレクス）す
ることによって、１系統の出力レートをＡＤＣの変換周
波数のｌ／ｍにし、実動的にＡＤＣの変換周波数を向上
する方法が取られていた。
第４図はこの従来の方法を示した図である。変換周波数
ｆで変換された符合変換回路２からの出力は、第５図に
示すタイミングで、ラッチ３１および３２によ＃）又互
にラッテされ、各ラッチの出力はＡＤＣの変換周波数ｆ
の１７２のレートとなる。
ｆで変換された符合変換回路２からの出力は、第５図に
示すタイミングで、ラッチ３１および３２によ＃）又互
にラッテされ、各ラッチの出力はＡＤＣの変換周波数ｆ
の１７２のレートとなる。
上記従来技術では、出力ラッチをｍ系統とし。
ＡＤＣの変換周波数ｔ−ｆとすると、１系統の出力レー
トは１７ｍとなる。従って、ＡＤＣ出力を受ける側のシ
ステムの動作速度に適した出力Ｖ−）を得ようとし次場
合、その速度に応じた出力ラッチ系統数を持つＡＤＣを
使用しなくてはならなめ０しかし、システムの動作速度
はその回路構成や使用するデバイスによって大きく異な
るので、ＡＤＣの出力レートがｆ換周波数ｆｔ−変えず
に変更できることが、汎用のＡＤＣには望まれる。
トは１７ｍとなる。従って、ＡＤＣ出力を受ける側のシ
ステムの動作速度に適した出力Ｖ−）を得ようとし次場
合、その速度に応じた出力ラッチ系統数を持つＡＤＣを
使用しなくてはならなめ０しかし、システムの動作速度
はその回路構成や使用するデバイスによって大きく異な
るので、ＡＤＣの出力レートがｆ換周波数ｆｔ−変えず
に変更できることが、汎用のＡＤＣには望まれる。
上記従来技術では１以上のようなシステムコンパチビリ
ティ−を考えた出力レート変更手段についての配慮がさ
れておらず、ＡＤＣの高速変換能力を十分に生かし九使
用ができないという問題があった。
ティ−を考えた出力レート変更手段についての配慮がさ
れておらず、ＡＤＣの高速変換能力を十分に生かし九使
用ができないという問題があった。
本発明の目的は、変換周波数を一定とした１１出カレー
トを１更す２ことのでさるＡＤＣＩ／）構成を提供する
ことにある。
トを１更す２ことのでさるＡＤＣＩ／）構成を提供する
ことにある。
上記目的は、ＡＤＣの出力回路としてｍ（ｍ＝１、 ２
． ３・・・）系統のラッチ回路を用意し、七のｍ系統
の内、実際に動作させる系統数を、別に与える制御信号
によって選択できるような構成を取ることによシ達成ち
れる。
． ３・・・）系統のラッチ回路を用意し、七のｍ系統
の内、実際に動作させる系統数を、別に与える制御信号
によって選択できるような構成を取ることによシ達成ち
れる。
上記制御信号は１ｍ系統の内、実際に動作する系統をｎ
（ｎ＝１． ２． ３・・・；０６ｍ）系統に制限す
る。この時１系統の出力レートはＡＤＣの変換周波数’
ｆｒｆとするとｆ／ｎとなり、ｎを変えることによって
出力レートを変化せしめることができる。
（ｎ＝１． ２． ３・・・；０６ｍ）系統に制限す
る。この時１系統の出力レートはＡＤＣの変換周波数’
ｆｒｆとするとｆ／ｎとなり、ｎを変えることによって
出力レートを変化せしめることができる。
以下、本発明の一実施例全第１図により説明する。同図
は＋ｊｔ列比較形ＡＤＣの出力を４系統のラッチ回路で
受けて出力する場合を例としである。
は＋ｊｔ列比較形ＡＤＣの出力を４系統のラッチ回路で
受けて出力する場合を例としである。
同図において１は分解能（出刃ビット数）に応じた個数
の比較器より成る比較器群、２は比較器の出力′ｔ−２
進化符合などに変換する符合変換回路（エンコーダ）で
ある。該符合変換回路の出力は。
の比較器より成る比較器群、２は比較器の出力′ｔ−２
進化符合などに変換する符合変換回路（エンコーダ）で
ある。該符合変換回路の出力は。
４系統のランチ回路３１，３２，３３．３４に入力され
る。４系統のラッチ回路を動作させるためのクロック信
号φ１．φ２．φ３．φ４線、クロック発生回路４によ
って作り出される。これらのクロック信号は、比較器群
１を動作させるために外部から入力さｎるクロック信号
ＣＫを変換する形で作られる。制御信号Ｒはその変換の
様式を制御するもので、４つの出力クロックの内、実際
に出力するクロックを選択し、その周波数を決めるもの
である。
る。４系統のラッチ回路を動作させるためのクロック信
号φ１．φ２．φ３．φ４線、クロック発生回路４によ
って作り出される。これらのクロック信号は、比較器群
１を動作させるために外部から入力さｎるクロック信号
ＣＫを変換する形で作られる。制御信号Ｒはその変換の
様式を制御するもので、４つの出力クロックの内、実際
に出力するクロックを選択し、その周波数を決めるもの
である。
具体的に上記クロック発生回路は、たとえば第２図に示
すようなフリップフロップやＯＲといつｆｃｌｌｉ１埋
素子の組み合わせで構成される。第２図では制御信号は
２つめシＲ１とＲ２である。このＲｉ とＲ２の電位に
よってφｌ〜φ４の出力様式が変化する。次に示す第１
表は、その様式を示すもので、表中のＨは高電位、Ｌは
低電位を示す。
すようなフリップフロップやＯＲといつｆｃｌｌｉ１埋
素子の組み合わせで構成される。第２図では制御信号は
２つめシＲ１とＲ２である。このＲｉ とＲ２の電位に
よってφｌ〜φ４の出力様式が変化する。次に示す第１
表は、その様式を示すもので、表中のＨは高電位、Ｌは
低電位を示す。
第 １ 表
またｆはクロック信号と同じ周波数の信号が生じること
を、さらにｆ／２はその半分の周波数の信号、ｆ／４は
１／４の周波数の信号が生じることを意味する。
を、さらにｆ／２はその半分の周波数の信号、ｆ／４は
１／４の周波数の信号が生じることを意味する。
さらに、クロック発生回路４で作られたφｌ〜φ４の信
号は、谷々ＡＤＣの外部へも取勺出せるようになってお
シ、ＡＤＣ出力を受は取るシステム側の回路は、この外
部に取り出されたφｌ〜φ４にタイミングを合わせて動
作するようにすればよい。
号は、谷々ＡＤＣの外部へも取勺出せるようになってお
シ、ＡＤＣ出力を受は取るシステム側の回路は、この外
部に取り出されたφｌ〜φ４にタイミングを合わせて動
作するようにすればよい。
第３図は第１図のタイミング図である。同図（ａ）は１
系統のラッチ回路のみが動作した場合、（ｂ）は２系統
、（Ｃ）は４系統の場合である。第１図におけるクロッ
ク発生回路４として、第２図の回路を用いた場合には、
第３図の（ａ）は、第２図のＲ１゜Ｒ２を共にＨとした
場合に、（ｂ）はＲ１をり、Ｒ２をＨにし死場合に、（
Ｃ）はＲ１，Ｒ＊を共にＬとした場合に相当する。
系統のラッチ回路のみが動作した場合、（ｂ）は２系統
、（Ｃ）は４系統の場合である。第１図におけるクロッ
ク発生回路４として、第２図の回路を用いた場合には、
第３図の（ａ）は、第２図のＲ１゜Ｒ２を共にＨとした
場合に、（ｂ）はＲ１をり、Ｒ２をＨにし死場合に、（
Ｃ）はＲ１，Ｒ＊を共にＬとした場合に相当する。
ＡＤＣの変換周波数’ｔｆとすると、各ラッチの出力レ
ートは、（ａ）の場合ｆ 、 （ｂ）の場合ｆ／２．（
ｃ）の場合ｆ／４となる。たとえば、ｆが５００ＭＨ２
の超高速ＡＤＣ出力を、ｌＩｈＩｈ変速度５０ＭＨｚの
ＥＣＬ回路で受けたい場合には、（ｂ）のようなタイミ
ンクとなるようにすればよい。
ートは、（ａ）の場合ｆ 、 （ｂ）の場合ｆ／２．（
ｃ）の場合ｆ／４となる。たとえば、ｆが５００ＭＨ２
の超高速ＡＤＣ出力を、ｌＩｈＩｈ変速度５０ＭＨｚの
ＥＣＬ回路で受けたい場合には、（ｂ）のようなタイミ
ンクとなるようにすればよい。
以上はラッチ回路を４系統用意し、１〜４系統にて出力
する場合であるが１ｍ個のラッチを用意すれば、出力レ
ートをｆ−ｆ／ｍの間で選択できるようになる。また、
説明は便宜上、並列比較形ＡＤＣを用いたが、ＡＤＣの
方式は原理的には何でも良く１本発明によって高速なＡ
ＤＣ出力ｔ−。
する場合であるが１ｍ個のラッチを用意すれば、出力レ
ートをｆ−ｆ／ｍの間で選択できるようになる。また、
説明は便宜上、並列比較形ＡＤＣを用いたが、ＡＤＣの
方式は原理的には何でも良く１本発明によって高速なＡ
ＤＣ出力ｔ−。
希望する出力レートで得られるようになることは明白で
ある。
ある。
本発明によれば、超高速に変換されたＡＤ変換値の出力
レートを、その出力を受ける側のシステムの動作速度に
応じて変更することがでさるため。
レートを、その出力を受ける側のシステムの動作速度に
応じて変更することがでさるため。
ＡＤＣの高速変換能力を十分に生かせるようになシ、周
辺回路の構成やグパイスを選らばないという意味で、汎
用性が向上する効果がある。
辺回路の構成やグパイスを選らばないという意味で、汎
用性が向上する効果がある。
第１図は本発明の一実施例の構成を示すブロック図、第
２図はクロッ・り発生部の回路を示すブロック図、第３
図は第１図の各信号のタイミング図。 第４図は従来例の構成を示すブロック図、第５図は第３
図の各信号のタイミング図である。 １・・・比較器群、２・・・符合変換回路、３１，３２
゜３３．３４・・・出力ラッチ回路、４・・・クロック
発生回路、４１・・・Ｔ−フリップフロップ、４２・・
・ＯＲ回路。
２図はクロッ・り発生部の回路を示すブロック図、第３
図は第１図の各信号のタイミング図。 第４図は従来例の構成を示すブロック図、第５図は第３
図の各信号のタイミング図である。 １・・・比較器群、２・・・符合変換回路、３１，３２
゜３３．３４・・・出力ラッチ回路、４・・・クロック
発生回路、４１・・・Ｔ−フリップフロップ、４２・・
・ＯＲ回路。
Claims (1)
- 【特許請求の範囲】 １、ディジタル信号の出力レートが変換周波数とは異な
るＡＤ変換器において、その出力レートを変換周波数と
は独立に変更する手段を持つことを特徴とするＡＤ変換
器。 ２、上記の出力レートを変更する手段は、出力にｍ（ｍ
＝１、２、３・・・）系統のラッチ回路と、ＡＤ変換さ
れた出力データを各変換周期ごとに、該ラッチ回路に順
次ラッチせしめる手段と、該ラッチ回路からＡＤ変換周
期のｍ倍の周期にてデータを出力せしめるＡＤ手段と、
上記ｍ系統の内で実際に動作させる系統数を外部からの
信号によつて変更する手段を有してなることを特徴とす
る、特許請求の範囲第１項に記載のＡＤ変換器。 ３、上記の系統数を変更する手段は、各系統のラッチ回
路に与えるクロック信号を、外部からの信号に応じて変
えることにより達成されることを特徴とする、特許請求
の範囲第２項に記載のＡＤ変換器。 ４、上記、各系統のラッチ回路に与える信号が、外部に
取り出されるための手段を持つことを特徴とした、特許
請求の範囲第３項に記載のＡＤ変換器。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1252088A JPH01189228A (ja) | 1988-01-25 | 1988-01-25 | Ａｄ変換器 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1252088A JPH01189228A (ja) | 1988-01-25 | 1988-01-25 | Ａｄ変換器 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH01189228A true JPH01189228A (ja) | 1989-07-28 |
Family
ID=11807618
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1252088A Pending JPH01189228A (ja) | 1988-01-25 | 1988-01-25 | Ａｄ変換器 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH01189228A (ja) |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5966741A (ja) * | 1982-10-07 | 1984-04-16 | Omron Tateisi Electronics Co | Ａｄ変換装置 |
| JPS60237527A (ja) * | 1984-05-11 | 1985-11-26 | Mitsubishi Electric Corp | Ａ−ｄ変換装置 |
| JPS6243218A (ja) * | 1985-08-21 | 1987-02-25 | Hitachi Ltd | Ａｄ変換器 |
-
1988
- 1988-01-25 JP JP1252088A patent/JPH01189228A/ja active Pending
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5966741A (ja) * | 1982-10-07 | 1984-04-16 | Omron Tateisi Electronics Co | Ａｄ変換装置 |
| JPS60237527A (ja) * | 1984-05-11 | 1985-11-26 | Mitsubishi Electric Corp | Ａ−ｄ変換装置 |
| JPS6243218A (ja) * | 1985-08-21 | 1987-02-25 | Hitachi Ltd | Ａｄ変換器 |
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