JPS6243218A - Ａｄ変換器 - Google Patents
Ａｄ変換器Info
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- JPS6243218A JPS6243218A JP18170885A JP18170885A JPS6243218A JP S6243218 A JPS6243218 A JP S6243218A JP 18170885 A JP18170885 A JP 18170885A JP 18170885 A JP18170885 A JP 18170885A JP S6243218 A JPS6243218 A JP S6243218A
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- Japan
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- circuit
- latch
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- adc
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の利用分野〕
本発明はＡＤ変換器に係り、特に高速のＡＤ変換器の出
力回路に関する。
力回路に関する。
一般に、高速ＡＤ変換器（以下ＡＤＣと略す）として、
並列比較方式が用いられ、それは、第３図に示すように
ｎを出力ビツト数とすれば、（２”−１）レベルに分圧
された参照電圧Ｖ、のそれぞれと、アナログ入力電圧■
ＩＮを比較する（２ｎ−１）個（オーバフローを含む場
合は２ｎ個）の比較器１０とこれら比較器１０からの出
力を２進化符号などに変換する符号変換回路２から成る
。
並列比較方式が用いられ、それは、第３図に示すように
ｎを出力ビツト数とすれば、（２”−１）レベルに分圧
された参照電圧Ｖ、のそれぞれと、アナログ入力電圧■
ＩＮを比較する（２ｎ−１）個（オーバフローを含む場
合は２ｎ個）の比較器１０とこれら比較器１０からの出
力を２進化符号などに変換する符号変換回路２から成る
。
本方式は特殊な素子を使うこともないからモノリシック
ＩＣ化に適している。また、第４図に示すように符号変
換回路を多段階にし、ラッチ回路を組み合せてパイプラ
イン処理を行ない高速化を図っている（例えば、吉井、
浅野他「８ビツト、１００Ｍ５／Ｓフラツシエ型ＡＤＣ
Ｊテレビジヲン学会技術報告ＴＥＢＳ ９７−３ 、１
９４．６参照）。
ＩＣ化に適している。また、第４図に示すように符号変
換回路を多段階にし、ラッチ回路を組み合せてパイプラ
イン処理を行ない高速化を図っている（例えば、吉井、
浅野他「８ビツト、１００Ｍ５／Ｓフラツシエ型ＡＤＣ
Ｊテレビジヲン学会技術報告ＴＥＢＳ ９７−３ 、１
９４．６参照）。
このように高速化番こ適した回路構成と、最近のデバイ
スの高速化によって、極めて高速のＡＤＣが実現しつつ
ある。しかし、ＩＣ内部は上述したように極めて高速に
動作することが可能であるがディジタル信号出力が、負
荷につく容量により高速動作を制限しているという問題
がある。具体的には出力形態としてＥＣＬレベルのもの
が多く、第５図に示すようなエミッタフォロア回路によ
る出力が多い。この回路に負荷として容＃７Ｃがつくと
、同図（ａ）のようにエミッタフォロアのエミッタに抵
抗Ｒが接続されている場合には時定数τ（＝ＰＣ）によ
り、またエミッタに定電流源が接続されている場合には
、放電時間ｔｄ（＝Ｃｖ／工；■は出力信号振幅、■は
定電流源の電流）により変換周波数が制限される。たと
えば、（ｂ）の回路で負荷容量Ｃ’Ｅ−２０ｐＦ 、Ｖ
＝ＩＶ！：Ｌ、■は出力のトランジスタの大きさにもよ
るが、最大１０ｍＡ程度が実用的であり、このときｔｄ
は２ｎｓとする。また、同図（ａ）においてもＲ＝ １
００Ωとするとτは２ｎｓとなり、以上から変換の周波
数は５００ＭＨｚが限度となる。さらに、このような高
速な信号を伝送することも容易でなく、従来の方法では
変換周波数が３００〜５００ＭＨ２以上のＡＤＣを実現
することが非常に困難であるという欠点があった。
スの高速化によって、極めて高速のＡＤＣが実現しつつ
ある。しかし、ＩＣ内部は上述したように極めて高速に
動作することが可能であるがディジタル信号出力が、負
荷につく容量により高速動作を制限しているという問題
がある。具体的には出力形態としてＥＣＬレベルのもの
が多く、第５図に示すようなエミッタフォロア回路によ
る出力が多い。この回路に負荷として容＃７Ｃがつくと
、同図（ａ）のようにエミッタフォロアのエミッタに抵
抗Ｒが接続されている場合には時定数τ（＝ＰＣ）によ
り、またエミッタに定電流源が接続されている場合には
、放電時間ｔｄ（＝Ｃｖ／工；■は出力信号振幅、■は
定電流源の電流）により変換周波数が制限される。たと
えば、（ｂ）の回路で負荷容量Ｃ’Ｅ−２０ｐＦ 、Ｖ
＝ＩＶ！：Ｌ、■は出力のトランジスタの大きさにもよ
るが、最大１０ｍＡ程度が実用的であり、このときｔｄ
は２ｎｓとする。また、同図（ａ）においてもＲ＝ １
００Ωとするとτは２ｎｓとなり、以上から変換の周波
数は５００ＭＨｚが限度となる。さらに、このような高
速な信号を伝送することも容易でなく、従来の方法では
変換周波数が３００〜５００ＭＨ２以上のＡＤＣを実現
することが非常に困難であるという欠点があった。
本発明の目的は、超高速のＡＤＣを提供することにある
。
。
上記目的を達成するために、本発明はＡＤ変換器の出力
回路としてｍ（ｍ＝１．２．３…）系統のラッチ回路を
用意し、出力をｍ系統に分割（ディマルチプレクス）す
ることによって、１系統のｕｐ ｄａｔｅ ｒａｔｅ
をＡＤＣの変換周波数の１／ｍにし、実動的にＡＤＣ
の変換周波数を向上することを可能とするものである。
回路としてｍ（ｍ＝１．２．３…）系統のラッチ回路を
用意し、出力をｍ系統に分割（ディマルチプレクス）す
ることによって、１系統のｕｐ ｄａｔｅ ｒａｔｅ
をＡＤＣの変換周波数の１／ｍにし、実動的にＡＤＣ
の変換周波数を向上することを可能とするものである。
以下、本発明を実施例により説明する。第１図は第１の
実施例を示したもので、並列比較形ＡＤＣを例として示
しである。同図において１は比較器を必要な分解能に応
じた個数より成る比較器群、２は比較器の出力から２進
化符号などに変換する符号変換回路（エンコーダ）であ
る。同図は２個のラッチ回路３１．３２を配置し、符号
変換回路２の出力がそれぞれのラッチ回路に入力される
場合を示している。第２図に第１図のタイミング図を示
す。変換周波数ｆで変換された符号変換回路２からの出
力はラッチ３１および３２により互にラッチされ、各ラ
ッチの出力はＡＤＣの変換周波数ｆの１／２のレートと
なる。
実施例を示したもので、並列比較形ＡＤＣを例として示
しである。同図において１は比較器を必要な分解能に応
じた個数より成る比較器群、２は比較器の出力から２進
化符号などに変換する符号変換回路（エンコーダ）であ
る。同図は２個のラッチ回路３１．３２を配置し、符号
変換回路２の出力がそれぞれのラッチ回路に入力される
場合を示している。第２図に第１図のタイミング図を示
す。変換周波数ｆで変換された符号変換回路２からの出
力はラッチ３１および３２により互にラッチされ、各ラ
ッチの出力はＡＤＣの変換周波数ｆの１／２のレートと
なる。
以上はラッチ回路を２回路用意し、２系統にに出力する
場合であるが、ｍ個のラッチ回路を用意し、ＡＤＣの出
力を順にラッチし、ｍ系統に出力すれば、各ラッチの出
力はＡＤＣの変換周波数の１／ｍに分周されることにな
る。
場合であるが、ｍ個のラッチ回路を用意し、ＡＤＣの出
力を順にラッチし、ｍ系統に出力すれば、各ラッチの出
力はＡＤＣの変換周波数の１／ｍに分周されることにな
る。
以上から、本実施例によれば、高速に変換されたＡＤ変
換値を低速で出力を得ることができるものである。
換値を低速で出力を得ることができるものである。
以上、説明は便宜上、並列比較形ＡＤＣを用いたがＡＤ
変換器の方式は原理的に何でも良く、本発明によって高
速なＡＤ変換値を安定に得られることは明白である０ さらに、このような超高速のＡＤＣでは、クロック自体
が高速となり、わずかな時間ずれも誤動作の原因となる
。したがって、出力ラッチを２系統以上有する場合、配
線長などを考慮してレイアウトする必要があり、極力時
間ずれなどが生じないようにする必要がある。そのレイ
アウトの一例を第６図に示す０同図は出力ラッチが２系
統の場合を示してあり、１００はたとえば比較器および
符号変換回路などから成るＡＤＣである０これから出力
ビツト線がｎ本出力しており、これが２組のラッチ回路
群（ｎ個のラッチ回路から成る）３１．３２に接続され
ている０また、４１．４２はラッチのクロックφ１．φ
２を発生する回路であり、基準のクロックに同期してい
る。このレイアウトの特徴は、ラッチ回路およびクロッ
ク発生回路が、ＡＤＣｌｏｏの出力に対して線対称に配
置されていることである。例えば、片方のラッチ回路群
の外側に位置するラッチ回路に入力するビット線は、他
方のラッチ回路群の外側に位置するラッチ回路に入力す
る。これによって２組のラッチ回路群に入力する出力ビ
ツト線の信号は２組のラッチ回路群間で時間遅れなく伝
播される。一方、ラッチ回路群において、各ビット線の
ラッチ回路への距離が多少異なるが、クロック発生回路
を内側に配置しておけば、クロックも各ビット線と同様
に遅れるため、ビット線の出力信号に対して各ビット間
でラッチするタイミングがずれることがなくなる。以上
のようにレイアウトすることにより、安定１こ出力信号
をラッチすることができる。
変換器の方式は原理的に何でも良く、本発明によって高
速なＡＤ変換値を安定に得られることは明白である０ さらに、このような超高速のＡＤＣでは、クロック自体
が高速となり、わずかな時間ずれも誤動作の原因となる
。したがって、出力ラッチを２系統以上有する場合、配
線長などを考慮してレイアウトする必要があり、極力時
間ずれなどが生じないようにする必要がある。そのレイ
アウトの一例を第６図に示す０同図は出力ラッチが２系
統の場合を示してあり、１００はたとえば比較器および
符号変換回路などから成るＡＤＣである０これから出力
ビツト線がｎ本出力しており、これが２組のラッチ回路
群（ｎ個のラッチ回路から成る）３１．３２に接続され
ている０また、４１．４２はラッチのクロックφ１．φ
２を発生する回路であり、基準のクロックに同期してい
る。このレイアウトの特徴は、ラッチ回路およびクロッ
ク発生回路が、ＡＤＣｌｏｏの出力に対して線対称に配
置されていることである。例えば、片方のラッチ回路群
の外側に位置するラッチ回路に入力するビット線は、他
方のラッチ回路群の外側に位置するラッチ回路に入力す
る。これによって２組のラッチ回路群に入力する出力ビ
ツト線の信号は２組のラッチ回路群間で時間遅れなく伝
播される。一方、ラッチ回路群において、各ビット線の
ラッチ回路への距離が多少異なるが、クロック発生回路
を内側に配置しておけば、クロックも各ビット線と同様
に遅れるため、ビット線の出力信号に対して各ビット間
でラッチするタイミングがずれることがなくなる。以上
のようにレイアウトすることにより、安定１こ出力信号
をラッチすることができる。
本発明によれば、超高速に変換されたＡＤ変換値を、出
力にラッチ回路を並列して配置するだけで低速に出力を
取り出せるため、特殊な回路１デバイスなどを使用する
必要がなく、極めて経済的に超高速ＡＤＣを実現できる
。
力にラッチ回路を並列して配置するだけで低速に出力を
取り出せるため、特殊な回路１デバイスなどを使用する
必要がなく、極めて経済的に超高速ＡＤＣを実現できる
。
第１図は本発明の一実施例を示す図、第２図は第１図の
タイミング図、第３図および第４図は従来の並列比較形
ＡＤＣの構成を示す図、第５図は出力の回路を示す図、
第６図は本発明をＩＣ化したときのレイアウトの一例を
示した図である０１０…比較器、ｌ…比較器群、２…符
号変換回路、３１．３２…ラッチ回路。 第 ｌ前 葛２目 ラヅケ３ｚ出力 １、ｓ 図 晃 ダ国 Ｖ：、５ 口 Ｃ久）
Ｉｂンｖｇｔ Ｖｘｇ
第 ６ 回 クロツフ
タイミング図、第３図および第４図は従来の並列比較形
ＡＤＣの構成を示す図、第５図は出力の回路を示す図、
第６図は本発明をＩＣ化したときのレイアウトの一例を
示した図である０１０…比較器、ｌ…比較器群、２…符
号変換回路、３１．３２…ラッチ回路。 第 ｌ前 葛２目 ラヅケ３ｚ出力 １、ｓ 図 晃 ダ国 Ｖ：、５ 口 Ｃ久）
Ｉｂンｖｇｔ Ｖｘｇ
第 ６ 回 クロツフ
Claims (1)
- １、出力にｍ（ｍ＝２、３、４…）系統のラッチ回路を
設け、ＡＤ変換された出力データを各変換周期ごとに、
該ラッチ回路に順次ラッチし、該ラッチ回路はＡＤ変換
の変換周期のｍ倍の周期にてデータを出力することを特
徴とするＡＤ変換器。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60181708A JPH0758908B2 (ja) | 1985-08-21 | 1985-08-21 | Ａｄ変換集積回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60181708A JPH0758908B2 (ja) | 1985-08-21 | 1985-08-21 | Ａｄ変換集積回路 |
Related Child Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP17797794A Division JPH07297721A (ja) | 1994-07-29 | 1994-07-29 | Ａｄ変換方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6243218A true JPS6243218A (ja) | 1987-02-25 |
| JPH0758908B2 JPH0758908B2 (ja) | 1995-06-21 |
Family
ID=16105468
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60181708A Expired - Fee Related JPH0758908B2 (ja) | 1985-08-21 | 1985-08-21 | Ａｄ変換集積回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0758908B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01189228A (ja) * | 1988-01-25 | 1989-07-28 | Hitachi Ltd | Ａｄ変換器 |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5662422A (en) * | 1979-10-29 | 1981-05-28 | Sanyo Electric Co Ltd | Ad converter |
| JPS5966741A (ja) * | 1982-10-07 | 1984-04-16 | Omron Tateisi Electronics Co | Ａｄ変換装置 |
-
1985
- 1985-08-21 JP JP60181708A patent/JPH0758908B2/ja not_active Expired - Fee Related
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5662422A (en) * | 1979-10-29 | 1981-05-28 | Sanyo Electric Co Ltd | Ad converter |
| JPS5966741A (ja) * | 1982-10-07 | 1984-04-16 | Omron Tateisi Electronics Co | Ａｄ変換装置 |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01189228A (ja) * | 1988-01-25 | 1989-07-28 | Hitachi Ltd | Ａｄ変換器 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0758908B2 (ja) | 1995-06-21 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |