JPH01189936A - 集積回路の自動配線方法 - Google Patents
集積回路の自動配線方法Info
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- JPH01189936A JPH01189936A JP63015618A JP1561888A JPH01189936A JP H01189936 A JPH01189936 A JP H01189936A JP 63015618 A JP63015618 A JP 63015618A JP 1561888 A JP1561888 A JP 1561888A JP H01189936 A JPH01189936 A JP H01189936A
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- Japan
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- wiring
- layer
- inhibit
- terminal
- spanned
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- Design And Manufacture Of Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔概要〕
本発明は線分探索法（ラインサーチラウタによる方法）
による集積回路の自動配線方法に関し。
による集積回路の自動配線方法に関し。
配線処理時間の短縮、チャネルの有効利用による配線率
の向上、配線長及び配線容量の減少を目的とし。
の向上、配線長及び配線容量の減少を目的とし。
多層配線集積回路のチップ上で複数の直線が直交して形
成される格子上の線分により配線を行う線分探索法にお
いて、各格子点ごとに全層の配線の禁止情報を同一のテ
ーブルに格納したデータ構造を有し、成る層の探索線分
がその層の禁止領域に到達した際、該データ構造により
チェックして他の層に禁止領域がなければ、該他の層を
用いて該探索線分の延長上に配線を行うようにした構成
とする。
成される格子上の線分により配線を行う線分探索法にお
いて、各格子点ごとに全層の配線の禁止情報を同一のテ
ーブルに格納したデータ構造を有し、成る層の探索線分
がその層の禁止領域に到達した際、該データ構造により
チェックして他の層に禁止領域がなければ、該他の層を
用いて該探索線分の延長上に配線を行うようにした構成
とする。
本発明は線分探索法（ラインサーチラウタ：Ｌｉｎｅ
５ｅａｒｃｈ Ｒｏｕｔｅｒによる方法）による集積回
路の自動配線方法に関する。
５ｅａｒｃｈ Ｒｏｕｔｅｒによる方法）による集積回
路の自動配線方法に関する。
線分探索法はチャネル（Ｃｈａｎｎｅｌ）探索法、メイ
ズ（Ｍａｚｅ）探索法等とともに集積回路の配線処理（
配線経路の決定）に広く用いられている。
ズ（Ｍａｚｅ）探索法等とともに集積回路の配線処理（
配線経路の決定）に広く用いられている。
第５図は線分探索法を説明する図である。
線分探索法においては、配線層は２Ｎを用い。
配線は縦方向、横方向でそれぞれ異なった配ｖＡ層を用
いる。
いる。
チップ上において点線で示される格子線上の。
格子点により分割された線分（セグメント）を用いて配
線を行う。
線を行う。
各格子点は情報を記憶する座標となり、各座標ごとに禁
止情報がテーブル（情報格納領域）に記憶されており５
図上では禁止領域Ｆｌ、 Ｆ２． Ｆ３で表される。
止情報がテーブル（情報格納領域）に記憶されており５
図上では禁止領域Ｆｌ、 Ｆ２． Ｆ３で表される。
線分探索法は、結線すべき２点においてスパン（Ｓｐａ
ｎ）を行いアンテナ（探索線）が交わった場合に配線経
路が決定する。
ｎ）を行いアンテナ（探索線）が交わった場合に配線経
路が決定する。
その概略を図示の例で説明する。
結線すべき２点を端子Ｓと端子Ｔとし、端子Ｓから横方
向に出たアンテナは禁止領域Ｆ１に到達する。そうする
と、■格子点だけ戻ってその座標３１より縦方向に２本
のアンテナを出す。その内１本は禁止領域Ｆ３に到達す
る。
向に出たアンテナは禁止領域Ｆ１に到達する。そうする
と、■格子点だけ戻ってその座標３１より縦方向に２本
のアンテナを出す。その内１本は禁止領域Ｆ３に到達す
る。
一方、端子Ｔから縦方向に出たアンテナは禁止領域Ｆ２
に到達する。そうすると、１格子点だけ戻ってその座標
ＴＩより横方向に２本のアンテナを出す。その内１本は
、端子Ｓから出て禁止領域Ｆ３に到達したアンテナと点
Ｊで交わる。
に到達する。そうすると、１格子点だけ戻ってその座標
ＴＩより横方向に２本のアンテナを出す。その内１本は
、端子Ｓから出て禁止領域Ｆ３に到達したアンテナと点
Ｊで交わる。
このようにして、配線経路Ｓ −３ｌ−Ｊ −ＴＩ−Ｔ
が決定さられる。
が決定さられる。
第６図はラインサーチラウタのシステム全体の構成を示
すブロック図、第７図は中央処理装置と主記憶装置の構
成を示すプロ・７り図である。
すブロック図、第７図は中央処理装置と主記憶装置の構
成を示すプロ・７り図である。
これらの図を用いて、ラインサーチラウタの機能の概略
を説明する。
を説明する。
第６図において、１は配線処理に必要なデータを格納し
であるディスク、２は配線処理を制御するカード、３−
ａは中央処理装置、３−ｂは主記憶装置、４は配線結果
を出力するディスク、５は配線結果をリスト出力するプ
リンタである。
であるディスク、２は配線処理を制御するカード、３−
ａは中央処理装置、３−ｂは主記憶装置、４は配線結果
を出力するディスク、５は配線結果をリスト出力するプ
リンタである。
第７図は第６図における中央処理装置３−ａ、主記憶装
置３−ｂの概略の構成図で、レイアウトデータ読込フェ
ーズ６によりディスクｌ、カード２より必要なデータを
読み込み、配線処理情報格納テーブル１１に展開する。
置３−ｂの概略の構成図で、レイアウトデータ読込フェ
ーズ６によりディスクｌ、カード２より必要なデータを
読み込み、配線処理情報格納テーブル１１に展開する。
禁止情報設定フェーズ７で禁止情報格納テープ順序を決
定する。
定する。
配線処理フェーズ９で配線処理を行い、禁止情報格納テ
ーブル１２の内容を書き換えていく。
ーブル１２の内容を書き換えていく。
配線結果出力フェーズ１０で禁止情報格納テーブル１２
を基にして配線結果をディスク４及びプリンタ５に出力
する。
を基にして配線結果をディスク４及びプリンタ５に出力
する。
第３図は従来例を説明する２層配線の平面図である。
以下、簡明のために多層配線の例として２層配線につい
て説明する。
て説明する。
図において、配線は第１層は白地で、第２Ｎは斜線を付
して表す。端子Ｓ、端子Ｔは共に第２層の端子である。
して表す。端子Ｓ、端子Ｔは共に第２層の端子である。
この場合セルＡ−セルＢ間がセグメン） ＬＯ等を用い
てすでに配線層で、端子Ｓ一端端子間間結線する場合、
セグメン） ＬＯが障害（禁止領域）となる。
てすでに配線層で、端子Ｓ一端端子間間結線する場合、
セグメン） ＬＯが障害（禁止領域）となる。
ところが、上記のようにラインサーチラウタは方向別に
配線面が決定されるので、成る方向に探索を行う場合に
別方向の配線層の禁止情報を参照する必要がなかった。
配線面が決定されるので、成る方向に探索を行う場合に
別方向の配線層の禁止情報を参照する必要がなかった。
そのため従来は層ごとに独立したテーブルに禁止情報を
持たせるようなデータ構造になっていたため、端子Ｓ一
端端子間間結線はＬ１〜Ｌ５のようになり、 Ｌ２〜
Ｌ４が迂回のための配線となる。
持たせるようなデータ構造になっていたため、端子Ｓ一
端端子間間結線はＬ１〜Ｌ５のようになり、 Ｌ２〜
Ｌ４が迂回のための配線となる。
即ち、端子Ｓより縦方向にスパンを行い、到達した障害
がスパンした層と同層の配線（この場合は第２層）であ
れば、その到達点の直前の座標よりさらに左右にスパン
を行い、障害となっている配線を迂回するような形で配
線経路を決定している。
がスパンした層と同層の配線（この場合は第２層）であ
れば、その到達点の直前の座標よりさらに左右にスパン
を行い、障害となっている配線を迂回するような形で配
線経路を決定している。
第４図は他の従来例を説明する２層配線の平面図である
。
。
図はマイクロコンピュータチップの配線例である。
マイクロコンピュータチップのレイアウトにおいて、内
部領域とＩ１０セル間の空スペースが配線領域でチャネ
ルと呼ばれ、ここに電源配線及び内部領域とＩ１０セル
間の配線を行う。電源配線はすべて第２層、信号配線は
横方向に第１層、縦方向に第２Ｎを用いるものとする。
部領域とＩ１０セル間の空スペースが配線領域でチャネ
ルと呼ばれ、ここに電源配線及び内部領域とＩ１０セル
間の配線を行う。電源配線はすべて第２層、信号配線は
横方向に第１層、縦方向に第２Ｎを用いるものとする。
図において、配線は第１層は白地で、第２層は斜線を付
して表す。内部領域の端子ＬＢＩ 、 Ｉ１０セルの端
子ＬＢ２は共に第２層の端子である。
して表す。内部領域の端子ＬＢＩ 、 Ｉ１０セルの端
子ＬＢ２は共に第２層の端子である。
この場合、電源配線はセグメントＬＯ等を用いてすでに
配線済で、端子ＬＢＩ一端子Ｌ端子間８２間する場合、
電源配線のセグメントＬＯが障害となる。
配線済で、端子ＬＢＩ一端子Ｌ端子間８２間する場合、
電源配線のセグメントＬＯが障害となる。
そこで、端子ＬＢＩ一端子Ｌ端子間８２間はＬ１〜Ｌ５
のようになり、 Ｌ２〜Ｌ４が迂回のための配線とな
る。
のようになり、 Ｌ２〜Ｌ４が迂回のための配線とな
る。
即ち、端子ＬＢ２より縦方向にスパンを行う。この時第
２層上の禁止情報を取り込むことができるが、同時に第
１層上の禁止情報は取り込めないという９層ごとに独立
したテーブルに禁止情報を持たせるようなデータ構造に
なっているため、アンテナが電源配線に到達した際、第
２層上の禁止情報を認識してさらに縦方向に進むことを
不可能とし、到達点の直前の点より横方向にスパンし、
左右いずれかの方向に迂回して第１層配線の電源配線を
横方向の第１層配線で潜るようにして配線される。
２層上の禁止情報を取り込むことができるが、同時に第
１層上の禁止情報は取り込めないという９層ごとに独立
したテーブルに禁止情報を持たせるようなデータ構造に
なっているため、アンテナが電源配線に到達した際、第
２層上の禁止情報を認識してさらに縦方向に進むことを
不可能とし、到達点の直前の点より横方向にスパンし、
左右いずれかの方向に迂回して第１層配線の電源配線を
横方向の第１層配線で潜るようにして配線される。
従来の方法によると、アンテナが同層の配線に突き当っ
た場合は必ず迂回しなければならず、そのためにチャネ
ルの有効利用が妨げられ、配線率（実際に結線されたペ
ア数の配線に必要なペア数に対する百分比）は低下し、
配線処理時間も多くなっていた。
た場合は必ず迂回しなければならず、そのためにチャネ
ルの有効利用が妨げられ、配線率（実際に結線されたペ
ア数の配線に必要なペア数に対する百分比）は低下し、
配線処理時間も多くなっていた。
上記問題点の解決は、多層配線集積回路のチップ上で複
数の直線が直交して形成される格子上の線分により配線
を行う線分探索法において、各格子点ごとに全層の配線
の禁止情報を同一のテーブルに格納したデータ構造を有
し、成る層の探索線分がその層の禁止領域に到達した際
、該データ構造によりチェックして他の層に禁止領域が
なければ、該他の層を用いて該探索線分の延長上に配線
を行うようにした集積回路の自動配線方法により達成さ
れる。
数の直線が直交して形成される格子上の線分により配線
を行う線分探索法において、各格子点ごとに全層の配線
の禁止情報を同一のテーブルに格納したデータ構造を有
し、成る層の探索線分がその層の禁止領域に到達した際
、該データ構造によりチェックして他の層に禁止領域が
なければ、該他の層を用いて該探索線分の延長上に配線
を行うようにした集積回路の自動配線方法により達成さ
れる。
本発明は、従来１層ごとに独立したテーブルに各座標ご
とに禁止情報を格納していたデータ構造を、各座標ごと
にすべての層の禁止情報を格納したデータ構造に換える
ことにより、迂回配線を避けるようにしたものである。
とに禁止情報を格納していたデータ構造を、各座標ごと
にすべての層の禁止情報を格納したデータ構造に換える
ことにより、迂回配線を避けるようにしたものである。
データ構造は、各座標における各層の禁止情報を持たせ
るようにし、各座標における禁止情報の論理和が１の場
合以外は別の層を使って配線できるようにしている。
るようにし、各座標における禁止情報の論理和が１の場
合以外は別の層を使って配線できるようにしている。
第８図１１）、 （２）は各座標における各層の禁止情
報を持たせるようにしたデータ構造の一例を説明する図
である。
報を持たせるようにしたデータ構造の一例を説明する図
である。
第８図（１）はチップ上でセル八から、セルＢまでの経
路と各点の座標を示す。
路と各点の座標を示す。
第８図（２）のテーブル（ａ）のアドレスは格子点の座
標に対応しており、内容はテーブル（ｂ）のポインタと
なっている。
標に対応しており、内容はテーブル（ｂ）のポインタと
なっている。
第８図（２）のテーブル（ｂ）は禁止情報の始点及び終
点が格納されている。
点が格納されている。
第８図（１１において、座標（１５０，１５０）の禁止
を見る場合、テーブル（ａ）のアドレス１５０を見ると
、第１層は“２”、第１層は“４”となっている。
を見る場合、テーブル（ａ）のアドレス１５０を見ると
、第１層は“２”、第１層は“４”となっている。
テーブル（ｂ）のアドレス“２”を見ると始点１００゜
終点１５０となっており、座標１００〜１５０間が禁止
であることを示す。
終点１５０となっており、座標１００〜１５０間が禁止
であることを示す。
次に、テーブル（ｂ）のアドレス″４″を見ると始点１
００．終点１５０となっており、これも座標１００〜１
５０間が禁止であることを示す。
００．終点１５０となっており、これも座標１００〜１
５０間が禁止であることを示す。
このようにして、同一座標における両層の禁止を見るこ
とができる。
とができる。
第１図は本発明の一実施例を説明する２層配線の平面図
である。
である。
図は従来例の第３図に対応する２層配線例である。。
図において、配線は第１層は白地、第２層は斜線を付し
て表す。端子Ｓ、端子Ｔは共に第２層の端子である。
て表す。端子Ｓ、端子Ｔは共に第２層の端子である。
この場合セルＡ−セルＢ間がセグメントしＯ等を用いて
すでに記録済で、端子Ｓ一端子Ｔ間を結線する場合、セ
グメントＬＯが障害（禁止領域）となる。
すでに記録済で、端子Ｓ一端子Ｔ間を結線する場合、セ
グメントＬＯが障害（禁止領域）となる。
ところが、実施例では端子Ｓ一端子Ｔ間の結線は、迂回
のための配ｇ、！；！Ｌ２〜Ｌ４の代わりにＬＯに立体
交差するＬ６を用いてＬｌ −１６−Ｌ５のようになる
。
のための配ｇ、！；！Ｌ２〜Ｌ４の代わりにＬＯに立体
交差するＬ６を用いてＬｌ −１６−Ｌ５のようになる
。
即ち、端子Ｓより縦方向にスパンを行い、到達した障害
がスパンした層と同層の配線（この場合は第２層）に到
達した時点でスパンした層の禁止情報を取り込むと同時
に、同座標上の異層の禁止情報をも取り込み、スパンし
た層に禁止があり。
がスパンした層と同層の配線（この場合は第２層）に到
達した時点でスパンした層の禁止情報を取り込むと同時
に、同座標上の異層の禁止情報をも取り込み、スパンし
た層に禁止があり。
それ以上直進できない場合でも異層に禁止が無ければ、
障害となっている配線を潜るか、または跨いで最短配線
を行うことができる。
障害となっている配線を潜るか、または跨いで最短配線
を行うことができる。
第２図は他の実施例を説明する２層配線の平面図である
。
。
図は従来例の第４図に対応するマイクロコンビエータチ
ップの配線例である。
ップの配線例である。
マイクロコンピュータチップのレイアウトにおいて、配
線ルールは第４図の場合と同一とする。
線ルールは第４図の場合と同一とする。
図において、配線は第１層は白地、第２層は斜線を付し
て表す。内部領域の端子１８１ 、 Ｉ１０セルの端子
ＬＢ２は共に第２層の端子である。
て表す。内部領域の端子１８１ 、 Ｉ１０セルの端子
ＬＢ２は共に第２層の端子である。
この場合、電源配線はセグメントし０等を用いてすでに
記録済で、端子ＬＢＩ 一端子ＬＢ２間を結線する場合
、電源配線のセグメン） ＬＯが障害となる。
記録済で、端子ＬＢＩ 一端子ＬＢ２間を結線する場合
、電源配線のセグメン） ＬＯが障害となる。
ところが、実施例では端子ＬＢＩ 一端子ＬＢ２間の結
線は、迂回のための配線し２〜Ｌ４の代わりにＬＯに立
体交差するＬ６を用いてＬｌ 〜Ｌ６−Ｌ５のようにな
る。
線は、迂回のための配線し２〜Ｌ４の代わりにＬＯに立
体交差するＬ６を用いてＬｌ 〜Ｌ６−Ｌ５のようにな
る。
即ち、端子ＬＢＩより縦方向にスパンを行った時第２層
上の禁止情報及び同座標上で第１層上の禁止情報をも得
られるように全層の禁止情報を同一テーブル上に展開で
きるようなデータ構造にしたため、第１ＦＪおよび第２
層の禁止情報をチェックし、第２層上に禁止となる電源
配線があっても。
上の禁止情報及び同座標上で第１層上の禁止情報をも得
られるように全層の禁止情報を同一テーブル上に展開で
きるようなデータ構造にしたため、第１ＦＪおよび第２
層の禁止情報をチェックし、第２層上に禁止となる電源
配線があっても。
第１層上に禁止情報がなければ電源配線の直前の座標で
月へ（層間接続）を置き第１層に落とす。
月へ（層間接続）を置き第１層に落とす。
続いて、第１層で縦方向に配線を行い、電ａ線と立体交
差した直後の座標でＶＩＡを置き第２層に引き上げ、端
子ＬＢ２に結線する。
差した直後の座標でＶＩＡを置き第２層に引き上げ、端
子ＬＢ２に結線する。
以上説明したように本発明によれば、配線処理時間の短
縮、チャネルの有効利用による配線率の、向上、配線長
及び配線客用の減少が可能となる。
縮、チャネルの有効利用による配線率の、向上、配線長
及び配線客用の減少が可能となる。
第１図は本発明の一実施例を説明する２層配線の平面図
。 第２図は他の実施例を説明する２層配線の平面図。 第３図は従来例を説明する２層配線の平面図。 第４図は他の従来例を説明する２層配線の平面図。 第５図は線分探索法を説明する図。 第６図はラインサーチラウタのシステム全体の構成を示
すブロック図。 第７図は中央処理装置と主記憶装置の構成を示すブロッ
ク図。 第８図（１１，（２１は各座標における各層の禁止情報
を持たせるようにしたデータ構造の一例を説明する図で
ある。 実そ脅・ＩＩ通図 イａ／７ｆ＆ヂタリｔｎｆ４’７ エつロ ラインサーチラ゛シ９カフ゛口・ン２圓躬６ 図 ｆ火処王里駁里し主名乙・叱峡覆、のフ゛口・ツク図第
７図 （１）＋シブ上め座標 （α）−ｒ−フ゛ル （ｂ）→−フ
ル（２）テ゛°−タ」ＡＬ 各瀧標１ｚおｉするふ眉ａ−，Ｊ、７止、清幸辰乞持た
セろよう１こしＴ；丹”９１％Ｌの一イク゛）嘱８０
。 第２図は他の実施例を説明する２層配線の平面図。 第３図は従来例を説明する２層配線の平面図。 第４図は他の従来例を説明する２層配線の平面図。 第５図は線分探索法を説明する図。 第６図はラインサーチラウタのシステム全体の構成を示
すブロック図。 第７図は中央処理装置と主記憶装置の構成を示すブロッ
ク図。 第８図（１１，（２１は各座標における各層の禁止情報
を持たせるようにしたデータ構造の一例を説明する図で
ある。 実そ脅・ＩＩ通図 イａ／７ｆ＆ヂタリｔｎｆ４’７ エつロ ラインサーチラ゛シ９カフ゛口・ン２圓躬６ 図 ｆ火処王里駁里し主名乙・叱峡覆、のフ゛口・ツク図第
７図 （１）＋シブ上め座標 （α）−ｒ−フ゛ル （ｂ）→−フ
ル（２）テ゛°−タ」ＡＬ 各瀧標１ｚおｉするふ眉ａ−，Ｊ、７止、清幸辰乞持た
セろよう１こしＴ；丹”９１％Ｌの一イク゛）嘱８０
Claims (1)
- 【特許請求の範囲】 多層配線集積回路のチップ上で複数の直線が直交して
形成される格子上の線分により配線を行う線分探索法に
おいて、 各格子点ごとに全層の配線の禁止情報を同一のテーブル
に格納したデータ構造を有し、 或る層の探索線分がその層の禁止領域に到達した際、該
データ構造によりチェックして他の層に禁止領域がなけ
れば、該他の層を用いて該探索線分の延長上に配線を行
うようにしたことを特徴とする集積回路の自動配線方法
。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63015618A JPH01189936A (ja) | 1988-01-26 | 1988-01-26 | 集積回路の自動配線方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63015618A JPH01189936A (ja) | 1988-01-26 | 1988-01-26 | 集積回路の自動配線方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH01189936A true JPH01189936A (ja) | 1989-07-31 |
Family
ID=11893696
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63015618A Pending JPH01189936A (ja) | 1988-01-26 | 1988-01-26 | 集積回路の自動配線方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH01189936A (ja) |
Cited By (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH03127852A (ja) * | 1989-10-13 | 1991-05-30 | Nec Corp | 自動配線方法 |
| JPH0460774A (ja) * | 1990-06-29 | 1992-02-26 | Nec Corp | 自動配線方式 |
| JPH04102352A (ja) * | 1990-08-22 | 1992-04-03 | Nec Corp | 集積回路の配線方法 |
| JP2004221559A (ja) * | 2002-12-25 | 2004-08-05 | Semiconductor Energy Lab Co Ltd | 半導体装置及び表示装置 |
| JP2006080514A (ja) * | 2002-12-25 | 2006-03-23 | Semiconductor Energy Lab Co Ltd | 表示装置 |
| US8058672B2 (en) | 2002-12-25 | 2011-11-15 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device and display device |
| JP2017168569A (ja) * | 2016-03-15 | 2017-09-21 | 日本電気株式会社 | 集積回路、その設計方法、設計装置、設計プログラム |
-
1988
- 1988-01-26 JP JP63015618A patent/JPH01189936A/ja active Pending
Cited By (9)
| Publication number | Priority date | Publication date | Assignee | Title |
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| JPH03127852A (ja) * | 1989-10-13 | 1991-05-30 | Nec Corp | 自動配線方法 |
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| JPH04102352A (ja) * | 1990-08-22 | 1992-04-03 | Nec Corp | 集積回路の配線方法 |
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| JP2006080514A (ja) * | 2002-12-25 | 2006-03-23 | Semiconductor Energy Lab Co Ltd | 表示装置 |
| US8058672B2 (en) | 2002-12-25 | 2011-11-15 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device and display device |
| US8227837B2 (en) | 2002-12-25 | 2012-07-24 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device and display device |
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