JPH01190029A - Ａｄ変換回路 - Google Patents
Ａｄ変換回路Info
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- JPH01190029A JPH01190029A JP1379288A JP1379288A JPH01190029A JP H01190029 A JPH01190029 A JP H01190029A JP 1379288 A JP1379288 A JP 1379288A JP 1379288 A JP1379288 A JP 1379288A JP H01190029 A JPH01190029 A JP H01190029A
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
口産業上の利用分野〕
本発明は、上位データと下位データを分割して変換を行
う直並列方式と呼ばれるＡＤ変換回路に関する。
う直並列方式と呼ばれるＡＤ変換回路に関する。
本発明はＡＤ変換回路に関し、下位データの変換範囲を
拡張し、この拡張範囲で変換されたときに上位データを
補正することによって、リニアリティの良好なＡＤ変換
を行えるようにするものである。
拡張し、この拡張範囲で変換されたときに上位データを
補正することによって、リニアリティの良好なＡＤ変換
を行えるようにするものである。
上位データと下位データを分割して変換を行う直並列方
式と呼ばれるＡＤ変換回路が提案されている（特開昭５
８−９４２６号参照）。
式と呼ばれるＡＤ変換回路が提案されている（特開昭５
８−９４２６号参照）。
ところが上述の回路において、上位データの変換を行う
回路と下位データの変換を行う回路との間で完全なマツ
チングが行われていないと、上位データの境界部でリニ
アリティが悪化するおそれがある。
回路と下位データの変換を行う回路との間で完全なマツ
チングが行われていないと、上位データの境界部でリニ
アリティが悪化するおそれがある。
すなわち上述の回路において、上位データの変換時と下
位データの変換時には同一の入力信号が供給されている
必要がある。このため従来から人力信号をサンプルホー
ルドして供給する等の方法が考えられている。
位データの変換時には同一の入力信号が供給されている
必要がある。このため従来から人力信号をサンプルホー
ルドして供給する等の方法が考えられている。
しかしながらサンプルホールド回路は信号の変動を完全
に零にすることはできず、このため例えば信号の増加方
向の変動があった場合には、上位データの変換時より高
い電位が下位データの変換部に供給され、上位データの
変換の境界部で信号が変換された下位データの変換範囲
の上限を越えてしまう場合が生じる。この場合に下位デ
ータは最大値のままとなり、例えば第４図に実線で示す
ような信号が供給された場合に、上位データの境界部で
図中に破線で示すようにサンプルホールドの変動幅ΔＶ
分の歪が発生してしまう。
に零にすることはできず、このため例えば信号の増加方
向の変動があった場合には、上位データの変換時より高
い電位が下位データの変換部に供給され、上位データの
変換の境界部で信号が変換された下位データの変換範囲
の上限を越えてしまう場合が生じる。この場合に下位デ
ータは最大値のままとなり、例えば第４図に実線で示す
ような信号が供給された場合に、上位データの境界部で
図中に破線で示すようにサンプルホールドの変動幅ΔＶ
分の歪が発生してしまう。
この出願はこのような点に鑑みてなされたものである。
本発明は、任意の電位（ｖ、Ｔ、Ｖｒ８）間に直列接続
された複数の抵抗器（２、）〜（２，、、）の所定の接
続点から取出される電位を用いて上位データのＡＤ変換
を行う（コンパレータ（３））と共に、上記上位データ
で変換された範囲の各抵抗器の接続点から取出され（ス
イッチ（４１）〜（４□、６）る電位を用いて下位デー
タのＡＤ変換を行う（コンパレータ（５））ようにした
ＡＤ変換回路において、上記下位データの変換の範囲を
上記上位データで変換された範囲の上下に所定量づつ拡
張（スイッチ（６，）〜（６２，６））し、この拡張さ
れた範囲で上記下位データの変換が行われ（エラー検出
回路（１０，） 〜（１０２））だとき上記上位デー
タの変換値を補正（エラー補正回路（８））するように
したＡ Ｄ変換回路である。
された複数の抵抗器（２、）〜（２，、、）の所定の接
続点から取出される電位を用いて上位データのＡＤ変換
を行う（コンパレータ（３））と共に、上記上位データ
で変換された範囲の各抵抗器の接続点から取出され（ス
イッチ（４１）〜（４□、６）る電位を用いて下位デー
タのＡＤ変換を行う（コンパレータ（５））ようにした
ＡＤ変換回路において、上記下位データの変換の範囲を
上記上位データで変換された範囲の上下に所定量づつ拡
張（スイッチ（６，）〜（６２，６））し、この拡張さ
れた範囲で上記下位データの変換が行われ（エラー検出
回路（１０，） 〜（１０２））だとき上記上位デー
タの変換値を補正（エラー補正回路（８））するように
したＡ Ｄ変換回路である。
これによれば、下位データの変換範囲の上下の拡張部で
も変換が行われると共に、この拡張部での変換値を用い
て上位データの補正が行われることによって、上位デー
タの境界部での歪が補正され、リニアリティの良好なＡ
Ｄ変換を行うことができる。
も変換が行われると共に、この拡張部での変換値を用い
て上位データの補正が行われることによって、上位デー
タの境界部での歪が補正され、リニアリティの良好なＡ
Ｄ変換を行うことができる。
第１図において、（ｌａ）、 （ｌｂ） はＡＤ変換
を行う最高電位Ｖ ｒ Ｔ及び最低電位ＶｒＢの供給さ
れる端子であって、この端子（ｌａ） （ｌｂ）間に、
例えば８ビツトのＡＤ変換の場合に２５６個の等しい抵
抗値の抵抗器（２１）〜（２□、６）の直列回路が、例
えば図示のように１６個づつジグザグに設けられる。
を行う最高電位Ｖ ｒ Ｔ及び最低電位ＶｒＢの供給さ
れる端子であって、この端子（ｌａ） （ｌｂ）間に、
例えば８ビツトのＡＤ変換の場合に２５６個の等しい抵
抗値の抵抗器（２１）〜（２□、６）の直列回路が、例
えば図示のように１６個づつジグザグに設けられる。
この抵抗器（２１）〜（２□ｓｓ）の直列回路の、各１
６個の抵抗器ごとの接続中点く１５５個所 が上位デー
タのコンパレータ（３）に接続される。
６個の抵抗器ごとの接続中点く１５５個所 が上位デー
タのコンパレータ（３）に接続される。
またこの抵抗器（２１）〜（２２３，）の、上述のジグ
ザグに配置されたときの横方向に配列された抵抗器の一
端がそれぞれスイッチ（４１）〜（４２ｓｓ）を通じて
列ごとに互いに接続され、この接続中点（１６６個所が
下位データのコンパレータ（５）に接続される。
ザグに配置されたときの横方向に配列された抵抗器の一
端がそれぞれスイッチ（４１）〜（４２ｓｓ）を通じて
列ごとに互いに接続され、この接続中点（１６６個所が
下位データのコンパレータ（５）に接続される。
さらにこの抵抗器（２１）〜（２□、６）の、上側３列
及び下側２列の抵抗器の他端がそれぞれスイッチ（６，
）〜（６□、）を通じて列ごとに互いに接続され、この
接続中点く５個所）が下位データのコンパレータ（５）
に接続される。
及び下側２列の抵抗器の他端がそれぞれスイッチ（６，
）〜（６□、）を通じて列ごとに互いに接続され、この
接続中点く５個所）が下位データのコンパレータ（５）
に接続される。
またこれらのスイッチ（６１）〜（６２，、）はそれぞ
れ上述のジグザグ配置の折り返しの部分で互いに逆側の
抵抗器に関連したスイッチ（４，）〜（４２ｓｓ）の縦
方向の配列と同じ線上に設けられる。なお最上側列では
各折り返し部分ごとのスイッチは並列接続になるので、
図示の配置で等価である。また端子（ｌａ＞ （ｌｂ）
の近傍の抵抗器（２，）〜（２，）及び（２２５，）〜
（２□、６）についてはそれぞれ折り返しの逆側の抵抗
器が存在しないのでスイッチ（６□）（６３）及び（６
２，、）（６２５ｇ）は設けられず、スイッチ（６，）
及び（６□、６）のみが有効とされる。
れ上述のジグザグ配置の折り返しの部分で互いに逆側の
抵抗器に関連したスイッチ（４，）〜（４２ｓｓ）の縦
方向の配列と同じ線上に設けられる。なお最上側列では
各折り返し部分ごとのスイッチは並列接続になるので、
図示の配置で等価である。また端子（ｌａ＞ （ｌｂ）
の近傍の抵抗器（２，）〜（２，）及び（２２５，）〜
（２□、６）についてはそれぞれ折り返しの逆側の抵抗
器が存在しないのでスイッチ（６□）（６３）及び（６
２，、）（６２５ｇ）は設けられず、スイッチ（６，）
及び（６□、６）のみが有効とされる。
さらに（７）は信号電位Ｖｉｎの入力端子であって、こ
の入力端子（７）がコンパレータ（３） （５）に接続
される。
の入力端子（７）がコンパレータ（３） （５）に接続
される。
これによってまず最初にコンパレータ（３）にて、人力
信号電位Ｖｉｎと抵抗器（２１）〜（２，、、）の１６
個ごとの接続中点の電位とが比較され、１５ビツトの比
較出力が取出される。なお比較出力は信号電位Ｖａｎに
対応する１ビツトのみが高電位とされ他は全て低電位と
される形式で取出される。
信号電位Ｖｉｎと抵抗器（２１）〜（２，、、）の１６
個ごとの接続中点の電位とが比較され、１５ビツトの比
較出力が取出される。なお比較出力は信号電位Ｖａｎに
対応する１ビツトのみが高電位とされ他は全て低電位と
される形式で取出される。
この比較出力が例えば４ビツトのディジタルコ−ドを形
成する上位データのエンコード及び後述するエラー補正
のための回路（８）に供給されると共に、この比較出力
に応じて上述のスイッチ（４，）〜（４２ｓ−）及び（
６，）〜（６２５，）の縦方向の列が選択され、対応す
る列のスイッチが全てオンにされる。なお図は最高電位
ＶｒＴ側から２ビツト目に比較出力が得られた場合で、
図の右から２列目のスイッチ（４，、） 〜（４３２
） 及び（６１ｓ） （６、−） （６３２） （６
３４） （６−ｓ）がオンされている。
成する上位データのエンコード及び後述するエラー補正
のための回路（８）に供給されると共に、この比較出力
に応じて上述のスイッチ（４，）〜（４２ｓ−）及び（
６，）〜（６２５，）の縦方向の列が選択され、対応す
る列のスイッチが全てオンにされる。なお図は最高電位
ＶｒＴ側から２ビツト目に比較出力が得られた場合で、
図の右から２列目のスイッチ（４，、） 〜（４３２
） 及び（６１ｓ） （６、−） （６３２） （６
３４） （６−ｓ）がオンされている。
従ってこの例でコンパレータ（５）には抵抗器（２，ｓ
）の他端〜（２３，） の他端間の各抵抗器の一端（他
端）の電位が供給され、これらの電位と信号電位Ｖｉｎ
が比較され、２１ビツトの比較出力が取出される。
）の他端〜（２３，） の他端間の各抵抗器の一端（他
端）の電位が供給され、これらの電位と信号電位Ｖｉｎ
が比較され、２１ビツトの比較出力が取出される。
さらにこれらの比較出力が例えば４ビツトのディジタル
コードを形成する下位データのエンコーダ（９）に供給
されると共に、スイッチ（６，２） （６３，）（６３
５） からの電位に対応する比較出力がエラー検出回路
（オア回路）（１０，）に供給され、またスイ１チ（６
，、）（６，、）及び（４，、） からの電位に対応す
る比較出力がエラー検出回路（オア回路）（ｌＯ□）に
供給される。そしてこれらの検出回路（１０，）（１０
□）からの信号が上述のエラー補正回路（８）に供給さ
れ、検出回路（１０，） からの信号があったときに上
位データのエンコード値に“１”を加算し、検出回路（
１０□）からの信号があったときに上位データのエンコ
ード値から”ｌ″減算る補正が行われる。
コードを形成する下位データのエンコーダ（９）に供給
されると共に、スイッチ（６，２） （６３，）（６３
５） からの電位に対応する比較出力がエラー検出回路
（オア回路）（１０，）に供給され、またスイ１チ（６
，、）（６，、）及び（４，、） からの電位に対応す
る比較出力がエラー検出回路（オア回路）（ｌＯ□）に
供給される。そしてこれらの検出回路（１０，）（１０
□）からの信号が上述のエラー補正回路（８）に供給さ
れ、検出回路（１０，） からの信号があったときに上
位データのエンコード値に“１”を加算し、検出回路（
１０□）からの信号があったときに上位データのエンコ
ード値から”ｌ″減算る補正が行われる。
そしてさらにこの補正回路（８）からの補正されたエン
コード値が上位データのラッチ回路（１１）でラッチさ
れ、またエンコーダ（９）からのエンコード値が下位デ
ータのラッチ回路（１２）でラッチされ、これらのラッ
チされた値が合成されて出力端子（１３）に取出される
。
コード値が上位データのラッチ回路（１１）でラッチさ
れ、またエンコーダ（９）からのエンコード値が下位デ
ータのラッチ回路（１２）でラッチされ、これらのラッ
チされた値が合成されて出力端子（１３）に取出される
。
こうして上述の回路によれば、下位データの変換範囲の
上下の拡張部でも変換が行われると共に、この拡張部で
の変換値を用いて上位データの補正が行われることによ
って、上位データの境界部での歪が補正され、リニアリ
ティの良好なＡＤ変換を行うことができる。
上下の拡張部でも変換が行われると共に、この拡張部で
の変換値を用いて上位データの補正が行われることによ
って、上位データの境界部での歪が補正され、リニアリ
ティの良好なＡＤ変換を行うことができる。
すなわち上述の回路において、上位データによって任意
の下位データの変換範囲が定められた場合に、コンパレ
ータ（５）には第２図に示すように本来の変換範囲の上
下に変換範囲の拡張された電位が供給される。そしてこ
の変換範囲に対するエンコーダ（９）のエンコード値は
図中右側に示すようになっており、ここで高電位側の拡
張部からのコンパレータ（５）の出力が得られたときに
上位データに“１”を加算し、低電位側の拡張部からの
コンパレータ（５）の出力が得られたときに上位データ
から“１”減算することによって、例えば図中左側に示
すように上位データの境界部の信号電位Ｖｉｎに対して
もリニアリティの良好なＡＤ変換を行うことができる。
の下位データの変換範囲が定められた場合に、コンパレ
ータ（５）には第２図に示すように本来の変換範囲の上
下に変換範囲の拡張された電位が供給される。そしてこ
の変換範囲に対するエンコーダ（９）のエンコード値は
図中右側に示すようになっており、ここで高電位側の拡
張部からのコンパレータ（５）の出力が得られたときに
上位データに“１”を加算し、低電位側の拡張部からの
コンパレータ（５）の出力が得られたときに上位データ
から“１”減算することによって、例えば図中左側に示
すように上位データの境界部の信号電位Ｖｉｎに対して
もリニアリティの良好なＡＤ変換を行うことができる。
さらに第３図は動作のタイムチャートを示す。
この図において、Ａに示すような信号電位Ｖｉｎがあっ
た場合に、Ｂはクロック信号であって、コンパレータ（
３）ではＣに示すようにクロック信号の１の高電位期間
に信号電位Ｖｌがサンプリング（Ｓ、）され低電位期間
にコンバレー） （Ｃ，）される。これによってＤに示
すようにクロック信号の２の高電位期間に上位データ（
Ｍ Ｄ＋ ）が形成される。
た場合に、Ｂはクロック信号であって、コンパレータ（
３）ではＣに示すようにクロック信号の１の高電位期間
に信号電位Ｖｌがサンプリング（Ｓ、）され低電位期間
にコンバレー） （Ｃ，）される。これによってＤに示
すようにクロック信号の２の高電位期間に上位データ（
Ｍ Ｄ＋ ）が形成される。
さらにコンパレータ（３）の出力によってスイッチが選
択され、Ｆに示すような電位（ＲＶＩ）がコンパレータ
（５）に供給される。
択され、Ｆに示すような電位（ＲＶＩ）がコンパレータ
（５）に供給される。
一方コンパレータ（５）ではＧに示すようにクロック信
号の１の高電位期間にサンプリング（Ｓｌ）された信号
電位Ｖ、が低電位期間及び２の高電位期間にホールド（
Ｈｌ）され、２の低電位期間にコンパレート （Ｃ１）
される。これによってＨに示すように３の高電位期間に
下位データ（ＬＤＩ）が形成されると共に、Ｅに示すよ
うに上位データが補正（ＭＤ’＋） され、■に示す
ようにこれらの補正データと下位データが出力（Ｏｕｔ
＋）される。
号の１の高電位期間にサンプリング（Ｓｌ）された信号
電位Ｖ、が低電位期間及び２の高電位期間にホールド（
Ｈｌ）され、２の低電位期間にコンパレート （Ｃ１）
される。これによってＨに示すように３の高電位期間に
下位データ（ＬＤＩ）が形成されると共に、Ｅに示すよ
うに上位データが補正（ＭＤ’＋） され、■に示す
ようにこれらの補正データと下位データが出力（Ｏｕｔ
＋）される。
またこのときＣ，Ｇに示すように次の信号電位ｖ２ が
サンプリング（Ｓ、）されて、以下この動作が繰り返さ
れる。
サンプリング（Ｓ、）されて、以下この動作が繰り返さ
れる。
このようにして２クロツクを１周期としてＡＤ変換が行
われる。。
われる。。
なお上述の回路において、変換される信号電位は下位デ
ータの変換時のホールド値に相当するものである。従っ
てこのときのホールド値が必要な信号電位となるように
バイアス等の調整を行う。
ータの変換時のホールド値に相当するものである。従っ
てこのときのホールド値が必要な信号電位となるように
バイアス等の調整を行う。
また上述の回路によれば、変動の割合が定まっていれば
サンプルホールド回路は比較的性能の低いものでもよく
、さらに信号電位の変化が低速である場合にはサンプル
ホールド回路を除くことも可能である。
サンプルホールド回路は比較的性能の低いものでもよく
、さらに信号電位の変化が低速である場合にはサンプル
ホールド回路を除くことも可能である。
さらに上述の回路によれば、スイッチ配置を工夫したこ
とによって、制御を極めて容易に行うことができるよう
になった。
とによって、制御を極めて容易に行うことができるよう
になった。
この発明によれば、下位データの変換範囲の上下の拡張
部でも変換が行われると共に、この拡張部での変換値を
用いて上位データの補正が行われることによって、上位
データの境界部での歪が補正され、リニアリティの良好
なＡＤ変換を行うことができるようになった。
部でも変換が行われると共に、この拡張部での変換値を
用いて上位データの補正が行われることによって、上位
データの境界部での歪が補正され、リニアリティの良好
なＡＤ変換を行うことができるようになった。
第１図は本発明の一例の構成図、第２図、第３図はその
説明のための図、第４図は従来技術の説明のための図で
ある。 （ｌａ） （ｌｂ）は電位端子、（２）は抵抗器、（３
） （５） ハコンバレータ、（４） （６）はスイッ
チ、（７）は信号入力端子、（８）はエンコード及びエ
ラー補正回路、（９）はエンコーダ、（１０，）（１０
□）はエラー検出回路、（１１） （１２）はラッチ回
路、（１３）は出力端子である。 代 理 人 伊 藤 頁間
松 隈 秀 盛上値データ
下イ文デ°−タ 脱８月 図 第２図
説明のための図、第４図は従来技術の説明のための図で
ある。 （ｌａ） （ｌｂ）は電位端子、（２）は抵抗器、（３
） （５） ハコンバレータ、（４） （６）はスイッ
チ、（７）は信号入力端子、（８）はエンコード及びエ
ラー補正回路、（９）はエンコーダ、（１０，）（１０
□）はエラー検出回路、（１１） （１２）はラッチ回
路、（１３）は出力端子である。 代 理 人 伊 藤 頁間
松 隈 秀 盛上値データ
下イ文デ°−タ 脱８月 図 第２図
Claims (1)
- 【特許請求の範囲】 任意の電位間に直列接続された複数の抵抗器の所定の接
続点から取出される電位を用いて上位データのＡＤ変換
を行うと共に、 上記上位データで変換された範囲の各抵抗器の接続点か
ら取出される電位を用いて下位データのＡＤ変換を行う
ようにしたＡＤ変換回路において、上記下位データの変
換の範囲を上記上位データで変換された範囲の上下に所
定量づつ拡張し、この拡張された範囲で上記下位データ
の変換が行われたとき上記上位データの変換値を補正す
るようにしたＡＤ変換回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63013792A JPH0775320B2 (ja) | 1988-01-25 | 1988-01-25 | Ａｄ変換回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63013792A JPH0775320B2 (ja) | 1988-01-25 | 1988-01-25 | Ａｄ変換回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH01190029A true JPH01190029A (ja) | 1989-07-31 |
| JPH0775320B2 JPH0775320B2 (ja) | 1995-08-09 |
Family
ID=11843099
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63013792A Expired - Lifetime JPH0775320B2 (ja) | 1988-01-25 | 1988-01-25 | Ａｄ変換回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0775320B2 (ja) |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5185362A (ja) * | 1975-01-23 | 1976-07-26 | Japan Broadcasting Corp | |
| JPS60197018A (ja) * | 1984-03-21 | 1985-10-05 | Hitachi Ltd | Ａ／ｄ変換器 |
-
1988
- 1988-01-25 JP JP63013792A patent/JPH0775320B2/ja not_active Expired - Lifetime
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5185362A (ja) * | 1975-01-23 | 1976-07-26 | Japan Broadcasting Corp | |
| JPS60197018A (ja) * | 1984-03-21 | 1985-10-05 | Hitachi Ltd | Ａ／ｄ変換器 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0775320B2 (ja) | 1995-08-09 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| EXPY | Cancellation because of completion of term | ||
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20080809 Year of fee payment: 13 |