JPH01191465A - 半導体装置 - Google Patents
半導体装置Info
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- JPH01191465A JPH01191465A JP63016219A JP1621988A JPH01191465A JP H01191465 A JPH01191465 A JP H01191465A JP 63016219 A JP63016219 A JP 63016219A JP 1621988 A JP1621988 A JP 1621988A JP H01191465 A JPH01191465 A JP H01191465A
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は半導体装置に関し、特に半導体装置の抵抗素子
構造に関する。
構造に関する。
ＬＳＩの集積度の向上につれて、多結晶のシリコン抵抗
技術の重要性がますます高くなってきている。高抵抗負
荷型スタチックＲＡＭの場合、非常に高い抵抗値をもつ
抵抗素子が必要である。またチップ内で異なる抵抗値を
持つ抵抗素子も切望されている。
技術の重要性がますます高くなってきている。高抵抗負
荷型スタチックＲＡＭの場合、非常に高い抵抗値をもつ
抵抗素子が必要である。またチップ内で異なる抵抗値を
持つ抵抗素子も切望されている。
従来の半導体装置の抵抗素子構造は、第２図の如く半導
体基板２０４上の絶縁膜２０５を介して不純物を含まな
いもしくは微量のリンやボロンなどの不純物を含んだ第
１高抵抗領域２０１及び第２高抵抗領域２０２と、それ
らに直接接しているリンやボロンなどの不純物を多量に
含んだ配線（以下低抵抗領域２０３）は、同一膜厚の多
結晶シリコン層からなるものであった。
体基板２０４上の絶縁膜２０５を介して不純物を含まな
いもしくは微量のリンやボロンなどの不純物を含んだ第
１高抵抗領域２０１及び第２高抵抗領域２０２と、それ
らに直接接しているリンやボロンなどの不純物を多量に
含んだ配線（以下低抵抗領域２０３）は、同一膜厚の多
結晶シリコン層からなるものであった。
従来の技術の場合、以下の様な欠点がある。
より高い抵抗値を有する高抵抗領域を作るためには、多
結晶シリコン層の膜厚を薄くする方法がある。しかし前
述の従来の技術では、その場合低抵抗領域の膜厚も同時
に薄くなるので、低抵抗領域の抵抗値も高くなってしま
うという不都合が生じてしまう。
結晶シリコン層の膜厚を薄くする方法がある。しかし前
述の従来の技術では、その場合低抵抗領域の膜厚も同時
に薄くなるので、低抵抗領域の抵抗値も高くなってしま
うという不都合が生じてしまう。
また低抵抗領域の抵抗値を下げるために、リンやボロン
などの不純物を注入すなわちイオン打ち込みをする。そ
の際多結晶シリコン層の膜厚が薄いと、不純物が多結晶
シリコン層を突き抜けてしまう場合がある。その結果抵
抗値が下がらないばかりかその下の別の素子に影響を与
える可能性がある。
などの不純物を注入すなわちイオン打ち込みをする。そ
の際多結晶シリコン層の膜厚が薄いと、不純物が多結晶
シリコン層を突き抜けてしまう場合がある。その結果抵
抗値が下がらないばかりかその下の別の素子に影響を与
える可能性がある。
また高抵抗領域のシート抵抗値がチップ内で同じなので
高い抵抗値にするにはそれだけ抵抗素子長を長くする必
要があるなど、チップ内で可能な抵抗値の範囲は設計ル
ールにより決定されてしま゛う。
高い抵抗値にするにはそれだけ抵抗素子長を長くする必
要があるなど、チップ内で可能な抵抗値の範囲は設計ル
ールにより決定されてしま゛う。
以上より前述の従来技術では、より高い抵抗値を持ちか
つ異なるシート抵抗値を有する高抵抗領域と、より低い
抵抗値を有する低抵抗領域を同時に、１層の多結晶シリ
コンで作ることは困難であるという問題を有する。
つ異なるシート抵抗値を有する高抵抗領域と、より低い
抵抗値を有する低抵抗領域を同時に、１層の多結晶シリ
コンで作ることは困難であるという問題を有する。
そこで本発明はこの様な問題点を解決するもので、その
目的とするところは、１総の多結晶シリコン層で非常に
高い抵抗値を持つ高抵抗領域を有し、その高抵抗領域の
シート抵抗値は少なくとも二種類以上あり、その配線と
なる低抵抗領域の低抵抗値は低いという抵抗素子を提供
するところにある。
目的とするところは、１総の多結晶シリコン層で非常に
高い抵抗値を持つ高抵抗領域を有し、その高抵抗領域の
シート抵抗値は少なくとも二種類以上あり、その配線と
なる低抵抗領域の低抵抗値は低いという抵抗素子を提供
するところにある。
本発明の半導体装置は、（１）半導体基板上に絶縁膜を
介して形成され、低抵抗領域と高抵抗領域とを連続して
有する多結晶シリコン層において前記多結晶シリコン層
の前記低抵抗領域の膜厚が前記多結晶シリコン層の前記
高抵抗領域の膜厚よりも厚く、かつ前記高抵抗領域の前
記多結晶シリコン層の膜厚は少なくとも異なる２種類以
上の膜厚から構成されていることを特徴とする。
介して形成され、低抵抗領域と高抵抗領域とを連続して
有する多結晶シリコン層において前記多結晶シリコン層
の前記低抵抗領域の膜厚が前記多結晶シリコン層の前記
高抵抗領域の膜厚よりも厚く、かつ前記高抵抗領域の前
記多結晶シリコン層の膜厚は少なくとも異なる２種類以
上の膜厚から構成されていることを特徴とする。
第１図は本発明の一実施例における半導体装置の断面図
である。１０１は半導体基板、１０２は他の素子と分離
するための絶縁膜、１０３は高い抵抗値を持つ第１高抵
抗領域、１０４は前記第１高抵抗領域１０３と異なる膜
厚であり高い抵抗値を持つ第２高抵抗領域、１０５は配
線となる低抵抗領域である。
である。１０１は半導体基板、１０２は他の素子と分離
するための絶縁膜、１０３は高い抵抗値を持つ第１高抵
抗領域、１０４は前記第１高抵抗領域１０３と異なる膜
厚であり高い抵抗値を持つ第２高抵抗領域、１０５は配
線となる低抵抗領域である。
以下、詳細は工程をおいながら説明していく。
［第３図］、まず第３図（ａ）の如く、半導体基板３０
１上に他の素子と分離するために絶縁膜３０２を３００
０ （オングストローム）形成する。
１上に他の素子と分離するために絶縁膜３０２を３００
０ （オングストローム）形成する。
その上に多結晶シリコン３０３を形成する０通常モノシ
ランガスを６２０（”Ｃ）で熱分解させ前記多結晶シリ
コン３０３を２５００ （オングストローム）堆積する
。５６０ （”Ｃ）で熱分解させたアモルフッスシリコ
ンでも良い。
ランガスを６２０（”Ｃ）で熱分解させ前記多結晶シリ
コン３０３を２５００ （オングストローム）堆積する
。５６０ （”Ｃ）で熱分解させたアモルフッスシリコ
ンでも良い。
次に第３図（ｂ）の如く、前記多結晶シリコン膜３０３
に、不純物の注入されない領域３０５を残しながら、前
記多結晶シリコン３０３に前記低抵抗領域３０４を形成
するために不純物イオン打ち込みをする。前記不純物の
注入されない領域３０５を残すために、不純物注入分布
のすそが短い砒素が望ましい、射ち込みエネルギー３０
（ｋｅｙ）、ドーズ量６ Ｘ １０ ” （ａｍ−２
）でイオン打ち込みをすると前記低抵抗領域３０４は約
６００（オングストローム）、前記不純物の注入されな
い領域３０５は約１９００ （オングストローム）にな
る。
に、不純物の注入されない領域３０５を残しながら、前
記多結晶シリコン３０３に前記低抵抗領域３０４を形成
するために不純物イオン打ち込みをする。前記不純物の
注入されない領域３０５を残すために、不純物注入分布
のすそが短い砒素が望ましい、射ち込みエネルギー３０
（ｋｅｙ）、ドーズ量６ Ｘ １０ ” （ａｍ−２
）でイオン打ち込みをすると前記低抵抗領域３０４は約
６００（オングストローム）、前記不純物の注入されな
い領域３０５は約１９００ （オングストローム）にな
る。
次に第３図（ｃ）の如く、第１高抵抗領域３０７を形成
するために前記第１高抵抗領域３０７以外に第２レジス
ト３０９を形成する。そして等方性イオンエツチングに
より前記多結晶シリコン３０３に前記第ルジスト３０８
をマスクとして溝を掘る。溝の深さは前記低抵抗領域３
０４の厚さ以上深く掘り、かつ前記不純物の注入され゛
ない領域３０５が残る様に掘る。すなわち６００（オン
グストローム）以上、２５００ （オングストローム）
未満の溝を掘る。残った部分が前記第１高抵抗領域３０
７になるので、溝の幅、清の長さ、シート抵抗値などか
ら必要な抵抗値になる様に前記範囲内で前記第１高抵抗
領域３０７の厚さを決定する。
するために前記第１高抵抗領域３０７以外に第２レジス
ト３０９を形成する。そして等方性イオンエツチングに
より前記多結晶シリコン３０３に前記第ルジスト３０８
をマスクとして溝を掘る。溝の深さは前記低抵抗領域３
０４の厚さ以上深く掘り、かつ前記不純物の注入され゛
ない領域３０５が残る様に掘る。すなわち６００（オン
グストローム）以上、２５００ （オングストローム）
未満の溝を掘る。残った部分が前記第１高抵抗領域３０
７になるので、溝の幅、清の長さ、シート抵抗値などか
ら必要な抵抗値になる様に前記範囲内で前記第１高抵抗
領域３０７の厚さを決定する。
次に第３図（ｄ）の如く、前記第ルジスト３０８を除去
し、再び第２レジスト３０９を形成し前記と同様の方法
で第２高抵抗領域３１０を作る。
し、再び第２レジスト３０９を形成し前記と同様の方法
で第２高抵抗領域３１０を作る。
この前記第２高抵抗領域３１０の膜厚は前記第１高抵抗
領域３０７の膜厚と異なる様にする０本実施例である第
３図では、前記第１高抵抗領ｔ！ｌＵ３０７よりも前記
第２高抵抗領域３１０の方が薄い膜厚になっている。ま
た前述した前記第２高抵抗領域３１０の膜厚の範囲も前
記第１高抵抗領域３０７の膜厚と同様の膜厚範囲内でな
ければならないのは言うまでもない。
領域３０７の膜厚と異なる様にする０本実施例である第
３図では、前記第１高抵抗領ｔ！ｌＵ３０７よりも前記
第２高抵抗領域３１０の方が薄い膜厚になっている。ま
た前述した前記第２高抵抗領域３１０の膜厚の範囲も前
記第１高抵抗領域３０７の膜厚と同様の膜厚範囲内でな
ければならないのは言うまでもない。
次に第３図（ｅ）の如く、前記第２レジスト３０９を除
去して、前記低抵抗領域３０４を活性化するためにアニ
ールを行なう４例えば、不純物の拡散長を最少限にする
なめ、ハロゲンラングを用い、１０００ （’Ｃ）６０
秒の短時間アニールを行なう、このアニールにより、前
記低抵抗領域３０４の不純物は、前記不純物の注入され
ていない領域３０５に拡散していく、その後抵抗素子と
して不良な部分をフォ１〜エツチングの工程により取り
除く。
去して、前記低抵抗領域３０４を活性化するためにアニ
ールを行なう４例えば、不純物の拡散長を最少限にする
なめ、ハロゲンラングを用い、１０００ （’Ｃ）６０
秒の短時間アニールを行なう、このアニールにより、前
記低抵抗領域３０４の不純物は、前記不純物の注入され
ていない領域３０５に拡散していく、その後抵抗素子と
して不良な部分をフォ１〜エツチングの工程により取り
除く。
以上の工程を経て、本発明の抵抗素子２が完成する。前
記多結晶シリコン３０３を形成し、前記低低抗領ｔ！１
１３０４に金属シリサイドを形成して抵抗値を下げても
良い。
記多結晶シリコン３０３を形成し、前記低低抗領ｔ！１
１３０４に金属シリサイドを形成して抵抗値を下げても
良い。
また微細化するため高抵抗領域の寸法を短くして使用す
ると高抵抗領域にかかる電界により空乏層が延びてパン
チスルーと言われるあたかも高抵抗領域の抵抗値が減少
しなかのように電流が配線間に流れる現象が生ずる。し
かし以上述べた実施例においては前記第１高抵抗領域３
０７と前記低抵抗領域３０４との界の不純物濃度は薄く
なっている。なぜならその境界は不純物がアニールによ
り、前記不純物の注入されていない領域３０５へ拡散す
ることにより形成されているためである。
ると高抵抗領域にかかる電界により空乏層が延びてパン
チスルーと言われるあたかも高抵抗領域の抵抗値が減少
しなかのように電流が配線間に流れる現象が生ずる。し
かし以上述べた実施例においては前記第１高抵抗領域３
０７と前記低抵抗領域３０４との界の不純物濃度は薄く
なっている。なぜならその境界は不純物がアニールによ
り、前記不純物の注入されていない領域３０５へ拡散す
ることにより形成されているためである。
そのなめ、前記第１高抵抗領域３０７にかかる電界強度
が減少し、空乏層が生じにくくなっている。すなわちパ
ンチスルーが生じにくくなり、より前記第１高抵抗領域
３０７の長さを短くすることができ、それだけ微細化が
可能になる。前記第２高抵抗領域３１０と前記低抵抗領
域３０４との境も同様である。
が減少し、空乏層が生じにくくなっている。すなわちパ
ンチスルーが生じにくくなり、より前記第１高抵抗領域
３０７の長さを短くすることができ、それだけ微細化が
可能になる。前記第２高抵抗領域３１０と前記低抵抗領
域３０４との境も同様である。
まな、不純物の縦方向への拡散を少なくすることにより
高抵抗領域とか２部分が増加し、実質的に抵抗の寸法が
増加したことになる。その分高抵抗領域の長さを短くす
ることができ、微細化につながる。
高抵抗領域とか２部分が増加し、実質的に抵抗の寸法が
増加したことになる。その分高抵抗領域の長さを短くす
ることができ、微細化につながる。
なお、本発明は上述の実施例に限定されず、その骨子を
脱しない範囲で種々変更が可能であることはいうまでも
ない。
脱しない範囲で種々変更が可能であることはいうまでも
ない。
以上述べた様に発明によれば、低抵抗領域の多結晶シリ
コンの膜厚が高抵抗領域の多結晶シリコン層の膜厚より
も厚く、かつ少なくとも高抵抗領域の膜厚が少なくとも
二種類以上あることにより下記に列挙する効果が得られ
る。
コンの膜厚が高抵抗領域の多結晶シリコン層の膜厚より
も厚く、かつ少なくとも高抵抗領域の膜厚が少なくとも
二種類以上あることにより下記に列挙する効果が得られ
る。
〈１）低抵抗領域と高抵抗領域とが同じ膜厚であった時
には、不可能であった高い抵抗値を有する高抵抗領域を
持ち、かつ低い抵抗値を有する低抵抗領域を持つ抵抗素
子を作ることが可能である。
には、不可能であった高い抵抗値を有する高抵抗領域を
持ち、かつ低い抵抗値を有する低抵抗領域を持つ抵抗素
子を作ることが可能である。
（２）配線（低抵抗領域）の膜厚が厚いので、注入した
不純物が下にぬけることがない、よって、抵抗素子の下
の素子の影響を与えない信頼性の高い抵抗素子を作るこ
とが可能である。
不純物が下にぬけることがない、よって、抵抗素子の下
の素子の影響を与えない信頼性の高い抵抗素子を作るこ
とが可能である。
（３）高抵抗領域の膜厚が異なっている。すなわちシー
ト抵抗値が違うので回路設計のマージンが拡がる。
ト抵抗値が違うので回路設計のマージンが拡がる。
第１図は本発明の半導体装置の一実施例を示す主要断面
図。 第２図は従来の半導体装置を示す主要断面図。 第３図（ａ）〜（ｅ）は本発明の半導体装置の製造工程
毎の主要断面図。 １０１・・・半導体基板 １０２・・・絶縁膜 １０３・・・第１高抵抗領域 １０４・・・第２高抵抗領域 １０５・・・低抵抗領域 ２０１・・・第１高抵抗領域 ２０２・・・第２高抵抗領域 ２０３・・・低抵抗領域 ２０４・・・半導体基板 ２０５・・・絶縁膜 ３０１・・・半導体基板 ３０２・・・絶縁膜 ３０３・・・多結晶シリコン ３０４・・・低抵抗領域 ３０５・・・不純物の注入されない領域３０６・・・不
純物イオンビーム ３０７・・・第１高抵抗領域 ３０８・・・第２レジスト ３０９・・・第２レジスト ３１０・・・第２高抵抗領域 以上 出願人 セイコーエプソン株式会社 掩 １ 図 襠 ２０
図。 第２図は従来の半導体装置を示す主要断面図。 第３図（ａ）〜（ｅ）は本発明の半導体装置の製造工程
毎の主要断面図。 １０１・・・半導体基板 １０２・・・絶縁膜 １０３・・・第１高抵抗領域 １０４・・・第２高抵抗領域 １０５・・・低抵抗領域 ２０１・・・第１高抵抗領域 ２０２・・・第２高抵抗領域 ２０３・・・低抵抗領域 ２０４・・・半導体基板 ２０５・・・絶縁膜 ３０１・・・半導体基板 ３０２・・・絶縁膜 ３０３・・・多結晶シリコン ３０４・・・低抵抗領域 ３０５・・・不純物の注入されない領域３０６・・・不
純物イオンビーム ３０７・・・第１高抵抗領域 ３０８・・・第２レジスト ３０９・・・第２レジスト ３１０・・・第２高抵抗領域 以上 出願人 セイコーエプソン株式会社 掩 １ 図 襠 ２０
Claims (1)
- （１）半導体基板上に絶縁膜を介して形成され、低抵抗
領域と高抵抗領域とを連続して有する多結晶シリコン層
において、前記多結晶シリコン層の前記低抵抗領域の膜
厚が前記多結晶シリコン層の前記高抵抗領域の膜厚より
も厚く、かつ前記高抵抗領域の前記多結晶シリコン層の
膜厚は少なくとも異なる複数種類以上の膜厚から構成さ
れていることを特徴とする半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63016219A JPH01191465A (ja) | 1988-01-27 | 1988-01-27 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63016219A JPH01191465A (ja) | 1988-01-27 | 1988-01-27 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH01191465A true JPH01191465A (ja) | 1989-08-01 |
Family
ID=11910417
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63016219A Pending JPH01191465A (ja) | 1988-01-27 | 1988-01-27 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH01191465A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2007069292A1 (ja) * | 2005-12-12 | 2007-06-21 | Fujitsu Limited | 半導体装置およびその製造方法 |
-
1988
- 1988-01-27 JP JP63016219A patent/JPH01191465A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2007069292A1 (ja) * | 2005-12-12 | 2007-06-21 | Fujitsu Limited | 半導体装置およびその製造方法 |
| US7928515B2 (en) | 2005-12-12 | 2011-04-19 | Fujitsu Semiconductor Limited | Semiconductor device and manufacturing method of the semiconductor device |
| JP4946870B2 (ja) * | 2005-12-12 | 2012-06-06 | 富士通セミコンダクター株式会社 | 半導体装置およびその製造方法 |
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