JPH021922A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPH021922A JPH021922A JP14407288A JP14407288A JPH021922A JP H021922 A JPH021922 A JP H021922A JP 14407288 A JP14407288 A JP 14407288A JP 14407288 A JP14407288 A JP 14407288A JP H021922 A JPH021922 A JP H021922A
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、半導体装置の製造方法に関し、特に半導体領
域上に埋込みフンタクトを有する半導体装置の製造方法
に関する。
域上に埋込みフンタクトを有する半導体装置の製造方法
に関する。
従来、この種の埋込みコンタクトは第３図（ａ）に示す
ようにたとえば、Ｐ型シリコン基板１の所定の領域に素
子領域、ｎ＋拡散層５を形成したのち基板全面に絶縁膜
６を形成し、ｎ＋拡散層５上にコンタクトホールを開口
する。次にＬＰＣＶＤ法により例えば、ＰＨ１と３ ｉ
Ｈ４の混合ガスを用いて厚さ１μｍのリンドープ多結
晶シリコン１３を成長させ、ＯＦ、と酸素の混合ガスを
用いたりアクティブイオンエツチングでコンタクトホー
ル部以外のリンドープ多結晶シリコンを除去して第３図
（ｂ）に示すように絶縁膜７を露出させる。最後にスパ
ッタ法により、たとえば１％のシリコンを含んだアルミ
ニウム１１を１μｍの厚さに堆積し、写真蝕刻技術によ
り所定の形状にパターンニングして、第３図（ｃ）の半
導体装置を得ていた。
ようにたとえば、Ｐ型シリコン基板１の所定の領域に素
子領域、ｎ＋拡散層５を形成したのち基板全面に絶縁膜
６を形成し、ｎ＋拡散層５上にコンタクトホールを開口
する。次にＬＰＣＶＤ法により例えば、ＰＨ１と３ ｉ
Ｈ４の混合ガスを用いて厚さ１μｍのリンドープ多結
晶シリコン１３を成長させ、ＯＦ、と酸素の混合ガスを
用いたりアクティブイオンエツチングでコンタクトホー
ル部以外のリンドープ多結晶シリコンを除去して第３図
（ｂ）に示すように絶縁膜７を露出させる。最後にスパ
ッタ法により、たとえば１％のシリコンを含んだアルミ
ニウム１１を１μｍの厚さに堆積し、写真蝕刻技術によ
り所定の形状にパターンニングして、第３図（ｃ）の半
導体装置を得ていた。
上述した従来の技術はＰ型シリコン基板１上のｎ＋＋散
層５とコンタクトを得る材料とコンタクトホールな埋込
む材料をリンドープ多結晶シリコン１３で共用している
ため、ｎ＋層層上上は充分低いコンタクト抵抗を得られ
るが、Ｐ＋層上では整流性接触となり使用できない。ま
た、上述のリンドープ多結晶シリコンの代わりに、ポロ
ンドープ多結晶シリコンを使用すればＰ＋層上では良好
なコンタクトを得られるが、逆にｎ＋層上では、整流性
接触となる。このように一導電型の不純物をドープした
多結晶シリコンで低抵抗のコンタクトを実現し、なおか
つフンタクトホールな埋込む構成を得ようとすれば、単
一導電型の半導体装置にしか適用できないという欠点が
あった。
層５とコンタクトを得る材料とコンタクトホールな埋込
む材料をリンドープ多結晶シリコン１３で共用している
ため、ｎ＋層層上上は充分低いコンタクト抵抗を得られ
るが、Ｐ＋層上では整流性接触となり使用できない。ま
た、上述のリンドープ多結晶シリコンの代わりに、ポロ
ンドープ多結晶シリコンを使用すればＰ＋層上では良好
なコンタクトを得られるが、逆にｎ＋層上では、整流性
接触となる。このように一導電型の不純物をドープした
多結晶シリコンで低抵抗のコンタクトを実現し、なおか
つフンタクトホールな埋込む構成を得ようとすれば、単
一導電型の半導体装置にしか適用できないという欠点が
あった。
仮に、従来の技術でＣＭＯ８型半導体装置に埋込みコン
タクトを形成するならば、ｎ−チャネル素子領域とＰ−
チャネル素子領域でコンタクトホールの開口から埋込み
まで、完全に独立した工程で形成する必要があり、工程
数が増加し、製造コストも増大する。この場合、両導電
型半導体領域に対して、抵抗性コンタクトを得られるノ
ンドープ多結晶シリコンでコンタクトホールを埋込むこ
とも考えられるが、ノンドープ多結晶シリコンは抵抗率
が大きいため、コンタクトホールに大きな直列抵抗が形
成され、実質的なコンタクト抵抗は大きくなり使用に耐
えない。以上のように従来の技術はＣＭＯ８型半導体装
置に対する実用性に乏しかった。
タクトを形成するならば、ｎ−チャネル素子領域とＰ−
チャネル素子領域でコンタクトホールの開口から埋込み
まで、完全に独立した工程で形成する必要があり、工程
数が増加し、製造コストも増大する。この場合、両導電
型半導体領域に対して、抵抗性コンタクトを得られるノ
ンドープ多結晶シリコンでコンタクトホールを埋込むこ
とも考えられるが、ノンドープ多結晶シリコンは抵抗率
が大きいため、コンタクトホールに大きな直列抵抗が形
成され、実質的なコンタクト抵抗は大きくなり使用に耐
えない。以上のように従来の技術はＣＭＯ８型半導体装
置に対する実用性に乏しかった。
本発明の目的は、上述した欠点を取り除き、異なる導電
型の半導体領域に対しても低抵抗のコンタクトとコンタ
クトホールの埋込を同時に実現できる半導体装置の製造
方法を提供することにある。
型の半導体領域に対しても低抵抗のコンタクトとコンタ
クトホールの埋込を同時に実現できる半導体装置の製造
方法を提供することにある。
本発明の半導体装置の製造方法は、異なる導電型領域上
の開口部で電気的コンタクトをとる高融点金属化合物層
を形成する工程と、各々の導電型領域上のフンタクトホ
ールに夫々同導電型の不純物イオンを添加する工程と、
該コンタクトホールに酸化物層を形成し熱処理する工程
と、該基板上にコンタクトホール埋込み層を形成する工
程と、該コンタクトホール部以外の領域で高融点金属化
合物を露出させる工程と、全面に配線用金属膜を形成し
た後、該金属膜と高融点金属化合物とを所定の形状にパ
ターンニングする工程とを有している。
の開口部で電気的コンタクトをとる高融点金属化合物層
を形成する工程と、各々の導電型領域上のフンタクトホ
ールに夫々同導電型の不純物イオンを添加する工程と、
該コンタクトホールに酸化物層を形成し熱処理する工程
と、該基板上にコンタクトホール埋込み層を形成する工
程と、該コンタクトホール部以外の領域で高融点金属化
合物を露出させる工程と、全面に配線用金属膜を形成し
た後、該金属膜と高融点金属化合物とを所定の形状にパ
ターンニングする工程とを有している。
次に、本発明について図面を参照して説明する。
第１図（ａ）に示すようにＰ型シリコン基板１にフィー
ルド酸化膜３を形成して、素子領域を分離形成した後、
所定の位置にｎウェル２、ｎ＋＋散層５およびＰ＋拡散
層４をイオン注入法を用いて形成する。基板１０表面に
絶縁膜６を形成した後、ｎ＋＋散層５、Ｐ＋拡散層４上
の絶縁膜６に写真蝕刻法により開口を設ける。次に第１
図（ｂ）のようにスパッタ法によってたとえば膜厚１０
００人のタングステンシリサイド７を堆積させた後、第
１図（ｃ）に示すようにＰ＋拡散層４上を開口するフォ
トレジスト８を設け、たとえば、エネルギー７０ＫｅＶ
、 ドーズ量Ｉ Ｘ １０ ”ｃｍ−２のポロンイオ
ンを注入する。フォトレジスト８を剥離した後、再び全
面にフォトレジスト９を形成し、第１図（ｄ）のように
ｎ＋層層上上フォトレジストのみ取り除いて、たとえば
エネルギー７０ＫｅＶ、 ドーズ量Ｉ Ｘ Ｉ Ｑ
”ａｍ−２のリンイオンを注入する。
ルド酸化膜３を形成して、素子領域を分離形成した後、
所定の位置にｎウェル２、ｎ＋＋散層５およびＰ＋拡散
層４をイオン注入法を用いて形成する。基板１０表面に
絶縁膜６を形成した後、ｎ＋＋散層５、Ｐ＋拡散層４上
の絶縁膜６に写真蝕刻法により開口を設ける。次に第１
図（ｂ）のようにスパッタ法によってたとえば膜厚１０
００人のタングステンシリサイド７を堆積させた後、第
１図（ｃ）に示すようにＰ＋拡散層４上を開口するフォ
トレジスト８を設け、たとえば、エネルギー７０ＫｅＶ
、 ドーズ量Ｉ Ｘ １０ ”ｃｍ−２のポロンイオ
ンを注入する。フォトレジスト８を剥離した後、再び全
面にフォトレジスト９を形成し、第１図（ｄ）のように
ｎ＋層層上上フォトレジストのみ取り除いて、たとえば
エネルギー７０ＫｅＶ、 ドーズ量Ｉ Ｘ Ｉ Ｑ
”ａｍ−２のリンイオンを注入する。
フォトレジスト９を剥離した後ＣＶＤ法によりＳ ｉ
Ｈ４ガスを用いて、たとえば膜厚１０００人の二酸化シ
リコン膜を成長させる。ここで二酸化シリコン膜は熱処
理時にタングステンシリサイド層７から注入した不純物
が抜は出さないようにするためのキャップである。９０
０℃窒素中で５分間熱処理し、注入したポロンイオン及
びリンイオンを活性化すると共に拡散させる。緩衝ぶつ
酸溶液で二酸化シリコン膜を除去した後、ＬＰＣＶＤ法
によりＳｉＨ４ガスを用いて多結晶シリコン膜１０を１
μｍ堆積させる。このとき、多結晶シリコン膜の膜厚は
、少なくともコンタクトホールの短辺方向の長さの２分
の１以上であることが望ましい。
Ｈ４ガスを用いて、たとえば膜厚１０００人の二酸化シ
リコン膜を成長させる。ここで二酸化シリコン膜は熱処
理時にタングステンシリサイド層７から注入した不純物
が抜は出さないようにするためのキャップである。９０
０℃窒素中で５分間熱処理し、注入したポロンイオン及
びリンイオンを活性化すると共に拡散させる。緩衝ぶつ
酸溶液で二酸化シリコン膜を除去した後、ＬＰＣＶＤ法
によりＳｉＨ４ガスを用いて多結晶シリコン膜１０を１
μｍ堆積させる。このとき、多結晶シリコン膜の膜厚は
、少なくともコンタクトホールの短辺方向の長さの２分
の１以上であることが望ましい。
また多結晶シリコン１０の導電型不純物濃度は任意でよ
い。その多結晶シリコン膜１０をＣＦ ４と酸素の混合
ガスを用いたりアクティブイオンエッチによりエッチバ
ックし、第１図（ｅ）のようにコンタクトホール以外の
領域でタングステンシリサイド７を露出させる。その後
１％のシリコンを含んだアルミニウム１１をスパッタ法
により１μｍ堆積し、写真蝕刻技術により第１図（ｆ）
に示すようにアルミニウム１１及びタングステンシリサ
イド７を所定の形状にパターンニングする。
い。その多結晶シリコン膜１０をＣＦ ４と酸素の混合
ガスを用いたりアクティブイオンエッチによりエッチバ
ックし、第１図（ｅ）のようにコンタクトホール以外の
領域でタングステンシリサイド７を露出させる。その後
１％のシリコンを含んだアルミニウム１１をスパッタ法
により１μｍ堆積し、写真蝕刻技術により第１図（ｆ）
に示すようにアルミニウム１１及びタングステンシリサ
イド７を所定の形状にパターンニングする。
次に本発明の第２の実施例を第２図を用いて説明する。
第１の実施例と全く同様な手順で第１図（ｄ）を得た後
、フォトレジスト９を剥離しＣＶＤ法により、Ｓ ｉ
Ｈ４ガスを用いて膜厚１０００人の二酸化シリコン膜を
成長させる。ＬＰＣＶＤ法により、たとえばＢ ２ Ｈ
ｓ 、 Ｐ Ｈｓ及びＳ ｉ （ＯＣ２Ｈ５）４の混合
ガスを用いて、膜厚１μｍのＢＰＳＧ膜１２全１２し、
９００℃、窒素中で１０分間ＢＰＳＧ膜１２のリフロー
及びコンタクトホール部分にイオン注入されたポロンイ
オンとリンイオンの活性化を兼ねた熱処理を行なう、七
〇ＢＰＳＧ膜１２及び下層の二酸化シリコン膜を、ＣＦ
４と水素の混合ガスを用いたりアクティブイオンエッ
チによりエッチバックし、第２図（ａ）のようにコンタ
クトホール以外の領域でタングステンシリサイドを露出
させる。１％のシリコンを含んだアルミニウム１１をス
パッタ法により１μｍ堆積し、写真蝕刻技術によりアル
ミニウム１工及びタングステンシリサイド７を所定の形
状にパターンニングして第２図（ｂ）の半導体装置を得
る。
、フォトレジスト９を剥離しＣＶＤ法により、Ｓ ｉ
Ｈ４ガスを用いて膜厚１０００人の二酸化シリコン膜を
成長させる。ＬＰＣＶＤ法により、たとえばＢ ２ Ｈ
ｓ 、 Ｐ Ｈｓ及びＳ ｉ （ＯＣ２Ｈ５）４の混合
ガスを用いて、膜厚１μｍのＢＰＳＧ膜１２全１２し、
９００℃、窒素中で１０分間ＢＰＳＧ膜１２のリフロー
及びコンタクトホール部分にイオン注入されたポロンイ
オンとリンイオンの活性化を兼ねた熱処理を行なう、七
〇ＢＰＳＧ膜１２及び下層の二酸化シリコン膜を、ＣＦ
４と水素の混合ガスを用いたりアクティブイオンエッ
チによりエッチバックし、第２図（ａ）のようにコンタ
クトホール以外の領域でタングステンシリサイドを露出
させる。１％のシリコンを含んだアルミニウム１１をス
パッタ法により１μｍ堆積し、写真蝕刻技術によりアル
ミニウム１工及びタングステンシリサイド７を所定の形
状にパターンニングして第２図（ｂ）の半導体装置を得
る。
以上説明したように本発明は、コンタクトをとる材料と
、コンタクトホールな埋込む材料とを、それぞれタング
ステンシリサイドと、多結晶シリコンあるいはＢＰＳＧ
膜といった別個の材料を使用することにより、ＣＭＯ８
型半導体装置における実用的な埋込みコンタクトの製造
方法を提供できる効果がある。
、コンタクトホールな埋込む材料とを、それぞれタング
ステンシリサイドと、多結晶シリコンあるいはＢＰＳＧ
膜といった別個の材料を使用することにより、ＣＭＯ８
型半導体装置における実用的な埋込みコンタクトの製造
方法を提供できる効果がある。
第１図（ａ）〜（ｆ）は本発明の第１の実施例を工程順
に示した半導体装置の縦断面図、第２図（ａ）〜（ｂ）
は第２の実施例を工程順に示した半導体装置の縦断面図
、第３図（ａ）〜（ｃ）は従来の技術を工程順に示した
半導体装置の縦断面図である。 １・・・・・・Ｐ型シリコン基板、２・・・・・・ｎウ
ェル層、３・・・・・・フィールド酸化膜、４・・・・
・・Ｐ＋拡散層、５・・・・・・ｎ＋拡散層、６・・・
・・・絶縁膜、７・・・・・・タングステンシリサイド
層、８，９・・・・・・フォトレジスト、１０・・・・
・・多結晶シリコン、１１・・・・・・アルミニウム配
線層、１２・・・・・・ＢＰＳＧ層、１３・・・・・・
リンドープ多結晶シリコン。 代理人 弁理士 内 原 晋 （ｂ） ｒｄン 第１ 目 （の （ｂ） 第２ 固
に示した半導体装置の縦断面図、第２図（ａ）〜（ｂ）
は第２の実施例を工程順に示した半導体装置の縦断面図
、第３図（ａ）〜（ｃ）は従来の技術を工程順に示した
半導体装置の縦断面図である。 １・・・・・・Ｐ型シリコン基板、２・・・・・・ｎウ
ェル層、３・・・・・・フィールド酸化膜、４・・・・
・・Ｐ＋拡散層、５・・・・・・ｎ＋拡散層、６・・・
・・・絶縁膜、７・・・・・・タングステンシリサイド
層、８，９・・・・・・フォトレジスト、１０・・・・
・・多結晶シリコン、１１・・・・・・アルミニウム配
線層、１２・・・・・・ＢＰＳＧ層、１３・・・・・・
リンドープ多結晶シリコン。 代理人 弁理士 内 原 晋 （ｂ） ｒｄン 第１ 目 （の （ｂ） 第２ 固
Claims (1)
- 一導電型半導体基板に逆導電型領域、及び一導電型領域
を形成する工程と、該半導体基板上に絶縁膜を形成する
工程と、前記逆導電型領域及び一導電型領域上の前記絶
縁膜に開口を設ける工程と、該一導電型半導体基板上に
高融点金属化合物層を形成する工程と、該開口部を埋め
る埋込み層を形成する工程と、該開口部以外の領域の前
記高融点金属化合物層を露出させる工程と、該半導体基
板上に配線用金属膜を形成する工程と、該金属膜と前記
高融点金属化合物層を所定の形状にパターンニングする
工程とを含むことを特徴とする半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63144072A JPH0719779B2 (ja) | 1988-06-10 | 1988-06-10 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63144072A JPH0719779B2 (ja) | 1988-06-10 | 1988-06-10 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH021922A true JPH021922A (ja) | 1990-01-08 |
| JPH0719779B2 JPH0719779B2 (ja) | 1995-03-06 |
Family
ID=15353631
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63144072A Expired - Lifetime JPH0719779B2 (ja) | 1988-06-10 | 1988-06-10 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0719779B2 (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6569782B2 (en) * | 2000-06-15 | 2003-05-27 | Samsung Electronics Co., Ltd. | Insulating layer, semiconductor device and methods for fabricating the same |
| US6730619B2 (en) | 2000-06-15 | 2004-05-04 | Samsung Electronics Co., Ltd. | Method of manufacturing insulating layer and semiconductor device including insulating layer |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5748249A (en) * | 1980-09-08 | 1982-03-19 | Nec Corp | Semiconductor device |
| JPS6334954A (ja) * | 1986-07-29 | 1988-02-15 | Nec Corp | 半導体装置およびその製造方法 |
-
1988
- 1988-06-10 JP JP63144072A patent/JPH0719779B2/ja not_active Expired - Lifetime
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5748249A (en) * | 1980-09-08 | 1982-03-19 | Nec Corp | Semiconductor device |
| JPS6334954A (ja) * | 1986-07-29 | 1988-02-15 | Nec Corp | 半導体装置およびその製造方法 |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
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| Publication number | Publication date |
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| JPH0719779B2 (ja) | 1995-03-06 |
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