JPH0745630A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPH0745630A JPH0745630A JP15895093A JP15895093A JPH0745630A JP H0745630 A JPH0745630 A JP H0745630A JP 15895093 A JP15895093 A JP 15895093A JP 15895093 A JP15895093 A JP 15895093A JP H0745630 A JPH0745630 A JP H0745630A
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- 238000004519 manufacturing process Methods 0.000 title claims abstract description 19
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Landscapes
- Bipolar Transistors (AREA)
Abstract
(57)【要約】
【目的】この発明は、第３半導体層を工程数を増加する
ことなく形成できるとともに、高速化を可能にすること
を主要な目的とする。 【構成】Ｎ- 型のコレクタ層(31)にＰ型のベース層(32)
を形成し、前記ベース層(32)にＮ型のエミッタ層(35,3
6) を形成した半導体装置の製造方法において、前記エ
ミッタ層(35,36) が２種類の第１導電型の不純物をベー
ス層(32)に導入することにより形成することを特徴とす
る半導体装置の製造方法。
ことなく形成できるとともに、高速化を可能にすること
を主要な目的とする。 【構成】Ｎ- 型のコレクタ層(31)にＰ型のベース層(32)
を形成し、前記ベース層(32)にＮ型のエミッタ層(35,3
6) を形成した半導体装置の製造方法において、前記エ
ミッタ層(35,36) が２種類の第１導電型の不純物をベー
ス層(32)に導入することにより形成することを特徴とす
る半導体装置の製造方法。
Description
【０００１】
【産業上の利用分野】この発明は半導体装置の製造方法
に関し、特にバイポーラトランジスタの製造方法に関す
る。
に関し、特にバイポーラトランジスタの製造方法に関す
る。
【０００２】
【従来の技術】バイポーラトランジスタのエミッタ，ベ
ース接合に逆バイアスを印加すると、電界によりキャリ
アがホットになり、接合付近の酸化膜中にトラップさ
れ、バイポーラトランジスタの電流増幅率（ｈFE）が劣
化する。この現象を緩和するには、エミッタ・ベース接
合での電界を弱めることが得策である。この方策が、特
開平２−２８３０３２号，特開平２−１４８８４９号，
特開平３−１４９８３３号，特開平３−２２５９５０
号，特開平４−７５３４８号，特開平４−１５９７２１
号に開示されている。これらは、図２（Ａ），（Ｂ）又
は図３（Ａ），（Ｂ）に示すように製造される。
ース接合に逆バイアスを印加すると、電界によりキャリ
アがホットになり、接合付近の酸化膜中にトラップさ
れ、バイポーラトランジスタの電流増幅率（ｈFE）が劣
化する。この現象を緩和するには、エミッタ・ベース接
合での電界を弱めることが得策である。この方策が、特
開平２−２８３０３２号，特開平２−１４８８４９号，
特開平３−１４９８３３号，特開平３−２２５９５０
号，特開平４−７５３４８号，特開平４−１５９７２１
号に開示されている。これらは、図２（Ａ），（Ｂ）又
は図３（Ａ），（Ｂ）に示すように製造される。
【０００３】図２（Ａ），（Ｂ）の従来例では、次のよ
うに製造される。まず、基板（図示せず）の表面にＮ型
のコレクタ層１を形成し、更にこのコレクタ層１表面に
Ｐ型のベース層２を形成した後、絶縁膜３を形成する。
次に、この絶縁膜３にエミッタ窓を開口する。つづい
て、前記絶縁膜３をマスクとしてＮ- 型のエミッタ層４
を形成した後、露出するエミッタ層４表面に薄い酸化膜
５を形成する（図２（Ａ）参照）。次いで、前記開口部
の側壁に多結晶シリコンからなるサイドウォール（側
壁）６を形成する。ここで、この側壁６の形成時に酸化
膜５の一部はエッチングされ、Ｎ+ エミッタ形成用の窓
が開口される。ひきつづき、Ｎ+ 型の多結晶シリコン層
７を形成し、拡散することによりＮ+ 型のエミッタ層８
を形成する（図２（Ｂ）参照）。
うに製造される。まず、基板（図示せず）の表面にＮ型
のコレクタ層１を形成し、更にこのコレクタ層１表面に
Ｐ型のベース層２を形成した後、絶縁膜３を形成する。
次に、この絶縁膜３にエミッタ窓を開口する。つづい
て、前記絶縁膜３をマスクとしてＮ- 型のエミッタ層４
を形成した後、露出するエミッタ層４表面に薄い酸化膜
５を形成する（図２（Ａ）参照）。次いで、前記開口部
の側壁に多結晶シリコンからなるサイドウォール（側
壁）６を形成する。ここで、この側壁６の形成時に酸化
膜５の一部はエッチングされ、Ｎ+ エミッタ形成用の窓
が開口される。ひきつづき、Ｎ+ 型の多結晶シリコン層
７を形成し、拡散することによりＮ+ 型のエミッタ層８
を形成する（図２（Ｂ）参照）。
【０００４】図３（Ａ），（Ｂ）の従来例では、次のよ
うに製造される。まず、基板（図示せず）の表面にＮ型
のコレクタ層１を形成し、更にこのコレクタ層１表面に
Ｐ型のベース層２を形成する。次に、レジスト11をマス
クとしてＮ- 型のエミッタ層４を形成する（図３（Ａ）
参照）。つづいて、レジスト12をマスクとしてＮ+ 型の
エミッタ層８を形成する（図３（Ｂ）参照）。
うに製造される。まず、基板（図示せず）の表面にＮ型
のコレクタ層１を形成し、更にこのコレクタ層１表面に
Ｐ型のベース層２を形成する。次に、レジスト11をマス
クとしてＮ- 型のエミッタ層４を形成する（図３（Ａ）
参照）。つづいて、レジスト12をマスクとしてＮ+ 型の
エミッタ層８を形成する（図３（Ｂ）参照）。
【０００５】
【発明が解決しようとする課題】ところで、図２，図３
の従来例では、Ｎ+ 型のエミッタ層８の周囲にＮ- 型の
エミッタ層４を形成しているため、エミッタ・ベース逆
バイアス時の電界が弱められ、ｈFEの劣化が緩和され
る。しかしながら、このような構造を得るために図２で
示した製造方法ではＮ- 型のエミッタ層４を形成する工
程と側壁６を形成する工程が必要となり、工程数が増加
する。また、酸化膜５の膜厚が薄いため、エミッタ・ベ
ース間の容量が増大し、高速化の妨げとなる。
の従来例では、Ｎ+ 型のエミッタ層８の周囲にＮ- 型の
エミッタ層４を形成しているため、エミッタ・ベース逆
バイアス時の電界が弱められ、ｈFEの劣化が緩和され
る。しかしながら、このような構造を得るために図２で
示した製造方法ではＮ- 型のエミッタ層４を形成する工
程と側壁６を形成する工程が必要となり、工程数が増加
する。また、酸化膜５の膜厚が薄いため、エミッタ・ベ
ース間の容量が増大し、高速化の妨げとなる。
【０００６】図３の製造方法では、Ｎ- 型のエミッタ層
４とＮ+ 型のエミッタ層８をそれぞれレジスト11，12を
マスクとして形成しているため、合わせ余裕が必要とな
り、図３のｘの領域が大きくなり、エミッタサイズを小
さくできず、高速化の妨げとなるという問題点を有す
る。
４とＮ+ 型のエミッタ層８をそれぞれレジスト11，12を
マスクとして形成しているため、合わせ余裕が必要とな
り、図３のｘの領域が大きくなり、エミッタサイズを小
さくできず、高速化の妨げとなるという問題点を有す
る。
【０００７】この発明はこうした事情を考慮してなされ
たもので、第１導電型の第３半導体層を工程数を増加す
ることなく形成できるとともに、高速化が可能な半導体
装置の製造方法を提供することを目的とする。
たもので、第１導電型の第３半導体層を工程数を増加す
ることなく形成できるとともに、高速化が可能な半導体
装置の製造方法を提供することを目的とする。
【０００８】
【課題を解決するための手段】この発明は、第１導電型
の第１半導体層に第２導電型の第２半導体層を形成し、
前記第２半導体層に第１導電型の第３半導体層を形成し
た半導体装置の製造方法において、前記第３半導体層が
２種類の第１導電型の不純物を第２半導体層に導入する
ことにより形成することを特徴とする半導体装置の製造
方法である。
の第１半導体層に第２導電型の第２半導体層を形成し、
前記第２半導体層に第１導電型の第３半導体層を形成し
た半導体装置の製造方法において、前記第３半導体層が
２種類の第１導電型の不純物を第２半導体層に導入する
ことにより形成することを特徴とする半導体装置の製造
方法である。
【０００９】この発明において、半導体装置としては、
前記第１半導体層がコレクタ、前記第２半導体層がベー
ス、前記第３半導体層がエミッタであるバイポーラトラ
ンジスタが挙げられる。
前記第１半導体層がコレクタ、前記第２半導体層がベー
ス、前記第３半導体層がエミッタであるバイポーラトラ
ンジスタが挙げられる。
【００１０】この発明において、前記第３半導体層を形
成する２種類の第１導電型の不純物としては、拡散係数
が互いに異なる不純物が挙げられる。ここで、２種類の
第１導電型の不純物としては、例えばヒ素とリン、ある
いはボロンとアルミニウムが挙げられる。
成する２種類の第１導電型の不純物としては、拡散係数
が互いに異なる不純物が挙げられる。ここで、２種類の
第１導電型の不純物としては、例えばヒ素とリン、ある
いはボロンとアルミニウムが挙げられる。
【００１１】
【作用】この発明によれば、第１導電型の第３半導体層
を工程数を増加することなく形成できるとともに、高速
化を実現できる。
を工程数を増加することなく形成できるとともに、高速
化を実現できる。
【００１２】
【実施例】以下、この発明の一実施例に係るバイポーラ
トランジスタの製造方法を工程順に図１（Ａ）〜（Ｃ）
を参照して説明する。 (1) まず、基板（図示せず）の表面にＮ型のコレクタ層
31を形成した後、このコレクタ層31表面にＰ型のベース
層32を形成した（図１（Ａ）参照）。次に、全面に絶縁
膜33を形成した後、この絶縁膜33を選択的にエッチング
してエミッタ窓33ａを形成した。更に、厚み１００〜５
００ｎｍの多結晶シリコン層34を形成した後、ヒ素（Ａ
ｓ）を加速電圧５０〜１５０ＫｅＶ，ドーズ量１×１０
15〜１×１０16 cm -2をイオン注入し、ひきつづきリン
を５０〜１５０ＫｅＶ，ドーズ量１×１０13〜１×１０
16cm-2でイオン注入した（図１（Ｂ）参照）。
トランジスタの製造方法を工程順に図１（Ａ）〜（Ｃ）
を参照して説明する。 (1) まず、基板（図示せず）の表面にＮ型のコレクタ層
31を形成した後、このコレクタ層31表面にＰ型のベース
層32を形成した（図１（Ａ）参照）。次に、全面に絶縁
膜33を形成した後、この絶縁膜33を選択的にエッチング
してエミッタ窓33ａを形成した。更に、厚み１００〜５
００ｎｍの多結晶シリコン層34を形成した後、ヒ素（Ａ
ｓ）を加速電圧５０〜１５０ＫｅＶ，ドーズ量１×１０
15〜１×１０16 cm -2をイオン注入し、ひきつづきリン
を５０〜１５０ＫｅＶ，ドーズ量１×１０13〜１×１０
16cm-2でイオン注入した（図１（Ｂ）参照）。
【００１３】(2) 次に、Ａｓ，リンをイオン注入した多
結晶シリコン層34をエッチングした後、９００〜１００
０℃，１０〜６０分アニール処理を施した。これによ
り、多結晶シリコン層34より前記Ｐ型のベース層32に不
純物が拡散し、浅いＮ+ 型のエミッタ層35，深いＮ- 型
のエミッタ層36が形成された（図１（Ｃ）参照）。な
お、前記エミッタ層35は拡散係数の小さいＡｓにより形
成され、他方の前記エミッタ層36は拡散係数の大きいリ
ンにより形成される。
結晶シリコン層34をエッチングした後、９００〜１００
０℃，１０〜６０分アニール処理を施した。これによ
り、多結晶シリコン層34より前記Ｐ型のベース層32に不
純物が拡散し、浅いＮ+ 型のエミッタ層35，深いＮ- 型
のエミッタ層36が形成された（図１（Ｃ）参照）。な
お、前記エミッタ層35は拡散係数の小さいＡｓにより形
成され、他方の前記エミッタ層36は拡散係数の大きいリ
ンにより形成される。
【００１４】上記実施例によれば、拡散係数の異なる２
種類の不純物（Ａｓ，Ｐ）により浅いＮ+ 型のエミッタ
層35，深いＮ- 型のエミッタ層36を同時に形成するた
め、工程の増加することなく、エミッタ・ベース逆バイ
アス時のｈFE劣化の小さいエミッタ層を形成できる。ま
た、Ｎ+ 型のエミッタ層35，深いＮ- 型のエミッタ層36
は多結晶シリコン層34からの拡散により同時に形成でき
るため、エミッタサイズを縮小でき、高速化の可能なエ
ミッタ層を形成できる。
種類の不純物（Ａｓ，Ｐ）により浅いＮ+ 型のエミッタ
層35，深いＮ- 型のエミッタ層36を同時に形成するた
め、工程の増加することなく、エミッタ・ベース逆バイ
アス時のｈFE劣化の小さいエミッタ層を形成できる。ま
た、Ｎ+ 型のエミッタ層35，深いＮ- 型のエミッタ層36
は多結晶シリコン層34からの拡散により同時に形成でき
るため、エミッタサイズを縮小でき、高速化の可能なエ
ミッタ層を形成できる。
【００１５】なお、上記実施例では、２種類の不純物と
して、ｎ型導電型としての不純物つまりＡｓとＰを用い
た場合について述べたが、これに限らず、ｐ型導電型と
しての不純物つまりボロンとＡｌ、あるいはその他の拡
散係数が異なる２種類の不純物を用いることができる。
更に、上記実施例では、バイポーラとランジスタについ
て述べたが、これに限らず、他の半導体装置に適用して
もよい。
して、ｎ型導電型としての不純物つまりＡｓとＰを用い
た場合について述べたが、これに限らず、ｐ型導電型と
しての不純物つまりボロンとＡｌ、あるいはその他の拡
散係数が異なる２種類の不純物を用いることができる。
更に、上記実施例では、バイポーラとランジスタについ
て述べたが、これに限らず、他の半導体装置に適用して
もよい。
【００１６】
【発明の効果】以上詳述した如くこの発明によれば、エ
ミッタ層等の第１導電型の第３半導体層を工程数を増加
することなく形成できるとともに、低濃度と高濃度の第
３半導体層を微細に形成してエミッタ・ベース逆バイア
ス時のｈFE劣化を緩和でき、更に高速化が可能なバイポ
ーラトランジスタ等の半導体装置を製造する方法を提供
できる。
ミッタ層等の第１導電型の第３半導体層を工程数を増加
することなく形成できるとともに、低濃度と高濃度の第
３半導体層を微細に形成してエミッタ・ベース逆バイア
ス時のｈFE劣化を緩和でき、更に高速化が可能なバイポ
ーラトランジスタ等の半導体装置を製造する方法を提供
できる。
【図１】この発明の一実施例に係るバイポーラトランジ
スタの製造方法を工程順に示す断面図。
スタの製造方法を工程順に示す断面図。
【図２】従来のバイポーラトランジスタの製造方法を工
程順に示す断面図。
程順に示す断面図。
【図３】その他の従来のバイポーラトランジスタの製造
方法を工程順に示す断面図。
方法を工程順に示す断面図。
31…Ｎ- 型のコレクタ層、32…Ｐ型のベース層、 33…
絶縁膜、33ａ…エミッタ窓、 34…多結晶シリコン
層、35…Ｎ+ 型のエミッタ層、36…Ｎ- 型のエミッタ
層。
絶縁膜、33ａ…エミッタ窓、 34…多結晶シリコン
層、35…Ｎ+ 型のエミッタ層、36…Ｎ- 型のエミッタ
層。
Claims (5)
- 【請求項１】 第１導電型の第１半導体層に第２導電型
の第２半導体層を形成し、前記第２半導体層に第１導電
型の第３半導体層を形成した半導体装置の製造方法にお
いて、前記第３半導体層が２種類の第１導電型の不純物
を第２半導体層に導入することにより形成することを特
徴とする半導体装置の製造方法。 - 【請求項２】 前記第１半導体層がコレクタ、前記第２
半導体層がベース、前記第３半導体層がエミッタである
請求項１記載の半導体装置の製造方法。 - 【請求項３】 前記第３半導体層を形成する２種類の第
１導電型の不純物の拡散係数が互いに異なる請求項１記
載の半導体装置の製造方法。 - 【請求項４】 前記第３半導体層を形成する２種類の第
１導電型の不純物がヒ素とリン、あるいはボロンとアル
ミニウムである請求項１記載の半導体装置の製造方法。 - 【請求項５】 前記第３半導体層は、多結晶シリコンか
らの２種類の不純物の拡散により同時に形成する請求項
１記載の半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP15895093A JPH0745630A (ja) | 1993-06-29 | 1993-06-29 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP15895093A JPH0745630A (ja) | 1993-06-29 | 1993-06-29 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0745630A true JPH0745630A (ja) | 1995-02-14 |
Family
ID=15682883
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP15895093A Withdrawn JPH0745630A (ja) | 1993-06-29 | 1993-06-29 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0745630A (ja) |
-
1993
- 1993-06-29 JP JP15895093A patent/JPH0745630A/ja not_active Withdrawn
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Withdrawal of application because of no request for examination |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 20000905 |