JPH0119175Y2 - - Google Patents
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- JPH0119175Y2 JPH0119175Y2 JP4379683U JP4379683U JPH0119175Y2 JP H0119175 Y2 JPH0119175 Y2 JP H0119175Y2 JP 4379683 U JP4379683 U JP 4379683U JP 4379683 U JP4379683 U JP 4379683U JP H0119175 Y2 JPH0119175 Y2 JP H0119175Y2
- Authority
- JP
- Japan
- Prior art keywords
- signal
- output
- output terminals
- display
- circuit
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
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- 239000011159 matrix material Substances 0.000 claims description 11
- 230000000295 complement effect Effects 0.000 claims description 3
- 238000010586 diagram Methods 0.000 description 6
- 230000000694 effects Effects 0.000 description 1
- 238000000034 method Methods 0.000 description 1
Landscapes
- Control Of Indicators Other Than Cathode Ray Tubes (AREA)
- Devices For Indicating Variable Information By Combining Individual Elements (AREA)
Description
【考案の詳細な説明】
(イ) 産業上の利用分野
本考案は、電子チユーナやフアンクシヨンスイ
ツチにおいて、LED等の表示器を駆動する表示
駆動回路に係り、特に、セグメント表示とドツト
表示とを選択的に行なえるようにした同回路に関
する。
ツチにおいて、LED等の表示器を駆動する表示
駆動回路に係り、特に、セグメント表示とドツト
表示とを選択的に行なえるようにした同回路に関
する。
(ロ) 従来の技術
一般に、電子チユーナにおいてチヤンネルを表
示する際には７セグメント表示器を用いたデシマ
ルセグメント表示と、複数のLEDを並べ、その
うちのいずれか１個のLEDを点灯させるドツト
表示とが行なわれている。７セグメント表示器を
用い数字でチヤンネルを表示する場合には、例え
ば０〜19局までのチヤンネルを表示しようとすれ
ば、表示駆動回路には８つの出力端子が必要であ
つた。ところが、この表示駆動回路をドツト表示
にも適用するため、単にデコーダのみを切換えて
各出力端子に１個のLEDを対応させるようにす
ると、８点のドツト表示しかできず、チヤンネル
表示としてはドツト数が少なすぎて実際には使い
ものにならなかつた。即ち、従来は、セグメント
表示とドツト表示を同一の表示駆動回路で兼用し
ようとすると、ドツト表示の際のドツト数を多く
とれないという欠点があつた。
示する際には７セグメント表示器を用いたデシマ
ルセグメント表示と、複数のLEDを並べ、その
うちのいずれか１個のLEDを点灯させるドツト
表示とが行なわれている。７セグメント表示器を
用い数字でチヤンネルを表示する場合には、例え
ば０〜19局までのチヤンネルを表示しようとすれ
ば、表示駆動回路には８つの出力端子が必要であ
つた。ところが、この表示駆動回路をドツト表示
にも適用するため、単にデコーダのみを切換えて
各出力端子に１個のLEDを対応させるようにす
ると、８点のドツト表示しかできず、チヤンネル
表示としてはドツト数が少なすぎて実際には使い
ものにならなかつた。即ち、従来は、セグメント
表示とドツト表示を同一の表示駆動回路で兼用し
ようとすると、ドツト表示の際のドツト数を多く
とれないという欠点があつた。
(ハ) 考案の目的
本考案は、表示駆動回路において、セグメント
表示とドツト表示を選択的に行なえるようにする
と共に、簡単な構成でドツト表示の際のドツト数
を多くできるようにすることを目的とするもので
ある。
表示とドツト表示を選択的に行なえるようにする
と共に、簡単な構成でドツト表示の際のドツト数
を多くできるようにすることを目的とするもので
ある。
(ニ) 考案の構成
本考案の表示駆動回路は二進信号をセグメント
信号及びドツトマトリクス信号に各々デコードす
る第１及び第２のデコーダと、選択信号により前
記第１及び第２のデコーダのいずれか一方の出力
信号を選択する選択回路と、表示駆動信号を出力
するための複数の出力端子と、該全ての出力端子
の各々に接続され前記選択回路にて選択されたデ
コーダの出力信号に応じてオンオフし第１の電位
を前記全ての出力端子の各々に導く複数の第１の
スイツチング回路より成る第１の出力回路と、前
記複数の出力端子のうち所定の複数の出力端子の
各々に接続され、前記選択されたデコーダの出力
信号に応じて前記第１のスイツチング回路とは相
補的にオンオフし第２の電位を前記所定の複数の
出力端子の各々に導く所定の複数の第２のスイツ
チング回路より成る第２の出力回路とより構成し
たものである。
信号及びドツトマトリクス信号に各々デコードす
る第１及び第２のデコーダと、選択信号により前
記第１及び第２のデコーダのいずれか一方の出力
信号を選択する選択回路と、表示駆動信号を出力
するための複数の出力端子と、該全ての出力端子
の各々に接続され前記選択回路にて選択されたデ
コーダの出力信号に応じてオンオフし第１の電位
を前記全ての出力端子の各々に導く複数の第１の
スイツチング回路より成る第１の出力回路と、前
記複数の出力端子のうち所定の複数の出力端子の
各々に接続され、前記選択されたデコーダの出力
信号に応じて前記第１のスイツチング回路とは相
補的にオンオフし第２の電位を前記所定の複数の
出力端子の各々に導く所定の複数の第２のスイツ
チング回路より成る第２の出力回路とより構成し
たものである。
(ホ) 実施例
第１図は、本考案の実施例を示す回路図であ
り、１ａ，１ｂ…１ｅは入力信号IA，IB，…IE
を入力する入力端子、２はクロツクパルスCLを
入力する入力端子、３は入力信号IA，IB，…IE
を各々ラツチするラツチ回路、４はラツチ回路３
の出力と信号線l0，l1…l18からレベル「０」に対
応する電位VSSを入力するANDROMであり、○
印は第２図に示すように、信号線ｌにソースドレ
イン導電路が接続されラツチ回路３の出力をゲー
トに入力するＮチヤンネルFETである。又、５
は信号線Ｐの一端が抵抗を介して共通に電位VSS
に接続され、他端が各々出力端子６ａ，６ｂ…６
ｈに接続され、且つ信号線ｍとｎとにレベル
「１」に対応する電位VDDが入力されるように構
成したORROMであり、○印は第３図に示すよ
うに、ソースが信号線ｍ又はｎに、そしてドレイ
ンが信号線Ｐに接続され、ゲートにANDROM４
の出力信号を入力するＰチヤンネルFETである。
更に、７は選択信号SELを入力する入力端子であ
り、信号線lD及びlSには各々選択信号及びその反
転信号が入力される。信号線lSと信号線ｍ、及び
信号線lDと信号線ｎとの交点の◎印は、第３図に
示すように、信号線ｍ及びｎにソースドレイン導
電路が接続され、信号線lS又はlDからの信号をゲ
ートに入力するＰチヤンネルFETであり、これ
らのFETは選択信号SELに応じて、電位VDDに信
号線ｍとｎのいずれか一方を選択的に接続する。
り、１ａ，１ｂ…１ｅは入力信号IA，IB，…IE
を入力する入力端子、２はクロツクパルスCLを
入力する入力端子、３は入力信号IA，IB，…IE
を各々ラツチするラツチ回路、４はラツチ回路３
の出力と信号線l0，l1…l18からレベル「０」に対
応する電位VSSを入力するANDROMであり、○
印は第２図に示すように、信号線ｌにソースドレ
イン導電路が接続されラツチ回路３の出力をゲー
トに入力するＮチヤンネルFETである。又、５
は信号線Ｐの一端が抵抗を介して共通に電位VSS
に接続され、他端が各々出力端子６ａ，６ｂ…６
ｈに接続され、且つ信号線ｍとｎとにレベル
「１」に対応する電位VDDが入力されるように構
成したORROMであり、○印は第３図に示すよ
うに、ソースが信号線ｍ又はｎに、そしてドレイ
ンが信号線Ｐに接続され、ゲートにANDROM４
の出力信号を入力するＰチヤンネルFETである。
更に、７は選択信号SELを入力する入力端子であ
り、信号線lD及びlSには各々選択信号及びその反
転信号が入力される。信号線lSと信号線ｍ、及び
信号線lDと信号線ｎとの交点の◎印は、第３図に
示すように、信号線ｍ及びｎにソースドレイン導
電路が接続され、信号線lS又はlDからの信号をゲ
ートに入力するＰチヤンネルFETであり、これ
らのFETは選択信号SELに応じて、電位VDDに信
号線ｍとｎのいずれか一方を選択的に接続する。
即ち、ORROM５の信号線ｍとｐとこれらに
接続された○印のＰチヤンネルFETと
ANDROM４で第１のデコーダを構成し、
ORROM５の信号線ｎとｐとこれらに接続され
た○印のＰチヤンネルFETとANDROM４で第
２のデコーダを構成しており、信号線lS及びlDと
これらに接続されたＰチヤンネルFETで、第１
と第２のデコーダのいずれか一方を選択信号に応
じて選択する選択回路を構成している。ここで、
第１のデコーダは入力信号IA，IB，…IEをセグ
メント表示用のセグメント信号に変換するように
そして、第２のデコーダは入力信号IA，IB，IE
をドツトマトリクス表示用のドツトマトリクス信
号に変換するよう構成している。
接続された○印のＰチヤンネルFETと
ANDROM４で第１のデコーダを構成し、
ORROM５の信号線ｎとｐとこれらに接続され
た○印のＰチヤンネルFETとANDROM４で第
２のデコーダを構成しており、信号線lS及びlDと
これらに接続されたＰチヤンネルFETで、第１
と第２のデコーダのいずれか一方を選択信号に応
じて選択する選択回路を構成している。ここで、
第１のデコーダは入力信号IA，IB，…IEをセグ
メント表示用のセグメント信号に変換するように
そして、第２のデコーダは入力信号IA，IB，IE
をドツトマトリクス表示用のドツトマトリクス信
号に変換するよう構成している。
更に、第１図において、８ａ，８ｂ…８ｈはエ
ミツタが出力端子９ａ，９ｂ…９ｈに接続され、
コレクタが電位VDDに接続され、ORROM５の出
力信号01，02…08に応じて各々オンオフする
NPNトランジスタであり、オンしたときは出力
端子９ａ，９ｂ…９ｈの各々にレベル「１」に対
応する電位VDDを導く。又、出力端子のうち９
ｅ，９ｆ，９ｇ，９ｈの出力端子の各々には、ソ
ースが電位VSSに接続され、ORROM５の出力信
号05，06，07，08に応じて、NPNトランジスタ８
ｅ，８ｆ，８ｇ，８ｈとは各々相補的にオンオフ
するＮチヤンネルFET１０ｅ，１０ｆ，１０ｇ，
１０ｈのドレインが接続してあり、これらの
FETがオンしたときには出力端子９ｅ，９ｆ，
９ｇ，９ｈの各々にレベル「０」に対応する電位
VSSを導く。
ミツタが出力端子９ａ，９ｂ…９ｈに接続され、
コレクタが電位VDDに接続され、ORROM５の出
力信号01，02…08に応じて各々オンオフする
NPNトランジスタであり、オンしたときは出力
端子９ａ，９ｂ…９ｈの各々にレベル「１」に対
応する電位VDDを導く。又、出力端子のうち９
ｅ，９ｆ，９ｇ，９ｈの出力端子の各々には、ソ
ースが電位VSSに接続され、ORROM５の出力信
号05，06，07，08に応じて、NPNトランジスタ８
ｅ，８ｆ，８ｇ，８ｈとは各々相補的にオンオフ
するＮチヤンネルFET１０ｅ，１０ｆ，１０ｇ，
１０ｈのドレインが接続してあり、これらの
FETがオンしたときには出力端子９ｅ，９ｆ，
９ｇ，９ｈの各々にレベル「０」に対応する電位
VSSを導く。
そこで、選択信号SELが「１」である場合につ
いて、先ず説明する。選択信号SELが「１」にな
ると、信号線l5上のＰチヤンネルFETのゲートに
「０」レベルの信号が印加されるので、これらの
FETは全てオンし、電位VDDが信号線ｍに供給さ
れる。即ち、第１のデコーダが選択される。又、
EXNORゲート１１ｅ…１１ｈは単なるインバー
タとして働く。従つて、ORROM５の出力信号
01，02…08としてはセグメント信号が出力される
こととなり、例えば、入力信号IA〜IEが
「10000」のときは、出力信号01〜08が
「01100000」となり、「00001」のときは
「11111101」となる。このため、全てのNPNトラ
ンジスタのうち、出力信号01〜08が「01100000」
のときは、NPNトランジスタ８ｂ，８ｃのみが
オンし、出力端子９ｂ，９ｃには電位VDDが導か
れ、出力信号OB及びOCが「１」となる。又、出
力信号01〜08が「11111101」のときは、NPNト
ランジスタ８ａ，８ｂ，８ｃ，８ｄ，８ｅ，８
ｆ，８ｈがオンし、出力端子には電位VDDが導か
れ、出力信号0A，0B，0C，0D，0E，0F，0Hが
「１」となる。従つて、出力信号0A，0B，…0G
で各々、１桁目の７セグメント表示器のａセグメ
ント、ｂセグメント、…ｇセグメントの各セグメ
ントを駆動し、出力信号0Hで２桁目の７セグメ
ント表示器のｂ及びｃセグメントを駆動させれ
ば、上述の例では、「１」及び「10」のセグメン
ト表示が可能となる。同様に、第４図に示すよう
に、入力信号に応じて「０」〜「19」のセグメン
ト表示を行なえる。
いて、先ず説明する。選択信号SELが「１」にな
ると、信号線l5上のＰチヤンネルFETのゲートに
「０」レベルの信号が印加されるので、これらの
FETは全てオンし、電位VDDが信号線ｍに供給さ
れる。即ち、第１のデコーダが選択される。又、
EXNORゲート１１ｅ…１１ｈは単なるインバー
タとして働く。従つて、ORROM５の出力信号
01，02…08としてはセグメント信号が出力される
こととなり、例えば、入力信号IA〜IEが
「10000」のときは、出力信号01〜08が
「01100000」となり、「00001」のときは
「11111101」となる。このため、全てのNPNトラ
ンジスタのうち、出力信号01〜08が「01100000」
のときは、NPNトランジスタ８ｂ，８ｃのみが
オンし、出力端子９ｂ，９ｃには電位VDDが導か
れ、出力信号OB及びOCが「１」となる。又、出
力信号01〜08が「11111101」のときは、NPNト
ランジスタ８ａ，８ｂ，８ｃ，８ｄ，８ｅ，８
ｆ，８ｈがオンし、出力端子には電位VDDが導か
れ、出力信号0A，0B，0C，0D，0E，0F，0Hが
「１」となる。従つて、出力信号0A，0B，…0G
で各々、１桁目の７セグメント表示器のａセグメ
ント、ｂセグメント、…ｇセグメントの各セグメ
ントを駆動し、出力信号0Hで２桁目の７セグメ
ント表示器のｂ及びｃセグメントを駆動させれ
ば、上述の例では、「１」及び「10」のセグメン
ト表示が可能となる。同様に、第４図に示すよう
に、入力信号に応じて「０」〜「19」のセグメン
ト表示を行なえる。
ところが、出力回路としてNPNトランジスタ
しか接続していなかつたら、各出力端子は「１」
レベルかオープン状態しかとることができず、
「０」レベルにはなり得ない。このため、ドツト
マトリクス表示を行なうことは不可能となる。そ
こで、本実施例では、出力端子９ｅ，９ｆ，９
ｇ，９ｈにＮチヤンネルFETを接続している。
しか接続していなかつたら、各出力端子は「１」
レベルかオープン状態しかとることができず、
「０」レベルにはなり得ない。このため、ドツト
マトリクス表示を行なうことは不可能となる。そ
こで、本実施例では、出力端子９ｅ，９ｆ，９
ｇ，９ｈにＮチヤンネルFETを接続している。
即ち、選択信号SELが「０」である場合は、信
号線lD上のＰチヤンネルFETのゲートに「０」レ
ベルの信号が印加されるので、これらのFETは
全てオンし、電位VDDが信号線ｎに供給され、第
２のデコーダが選択される。この場合、EXNOR
ゲート１１ｅ，１１ｆ，１１ｇ，１１ｈは、
各々、デコーダの出力信号05，06，07，08をその
まま出力する。従つて、ORROM５の出力信号
01，02，…08としては、出力信号01〜04のうち唯
一の出力信号が「１」レベルであつて、出力信号
05〜08のうち唯一の出力信号が「１」レベルであ
るドツトマトリクス信号が出力されることとな
る。このため、出力端子９ａ，９ｂ，９ｃ，９ｄ
に接続されたNPNトランジスタのうち唯一の
NPNトランジスタのみがオンし、オンしたトラ
ンジスタに接続された出力端子のみに電位VDDが
導かれ、その出力信号は「１」となる。又、出力
端子９ｅ，９ｆ，９ｇ，９ｈに接続されたＮチヤ
ンネルFETのうち唯一のＮチヤンネルFETのみ
がオンし、オンしたFETに接続された出力端子
のみに電位VSSが導かれ、その出力信号は「０」
となる。例えば、入力信号IA〜IEが「1000」又
は「00001」のときは、出力信号01〜08は
「10001000」又は「01000010」となり前者の場合、
NPNトランジスタ８ａがオンし出力信号0A…
0Dのうち0Aのみが「１」となり、Ｎチヤンネル
FET１０ｅがオンして出力信号0E〜0Hのうち0E
のみが「０」となる。又、後者の場合はNPNト
ランジスタ８ｂがオン出力信号0A〜0Dのうち0B
のみが「１」となり、ＮチヤンネルFET１０ｇ
がオンして出力信号0E〜0Hのうち0Gのみが
「０」となる。他の入力信号については第４図に
示すようになる。図中「−」はオープン状態を示
す。そこで、出力信号0A〜0Dでドツト表示器の
アノード側を制御し、出力信号0E〜0Hでカソー
ド側を制御するようにすれば、ドツト表示器でド
ツトマトリクス表示を行なわせることが可能とな
る。尚、実施例では、４×４＝16点のドツトマト
リクス表示が行なえる。
号線lD上のＰチヤンネルFETのゲートに「０」レ
ベルの信号が印加されるので、これらのFETは
全てオンし、電位VDDが信号線ｎに供給され、第
２のデコーダが選択される。この場合、EXNOR
ゲート１１ｅ，１１ｆ，１１ｇ，１１ｈは、
各々、デコーダの出力信号05，06，07，08をその
まま出力する。従つて、ORROM５の出力信号
01，02，…08としては、出力信号01〜04のうち唯
一の出力信号が「１」レベルであつて、出力信号
05〜08のうち唯一の出力信号が「１」レベルであ
るドツトマトリクス信号が出力されることとな
る。このため、出力端子９ａ，９ｂ，９ｃ，９ｄ
に接続されたNPNトランジスタのうち唯一の
NPNトランジスタのみがオンし、オンしたトラ
ンジスタに接続された出力端子のみに電位VDDが
導かれ、その出力信号は「１」となる。又、出力
端子９ｅ，９ｆ，９ｇ，９ｈに接続されたＮチヤ
ンネルFETのうち唯一のＮチヤンネルFETのみ
がオンし、オンしたFETに接続された出力端子
のみに電位VSSが導かれ、その出力信号は「０」
となる。例えば、入力信号IA〜IEが「1000」又
は「00001」のときは、出力信号01〜08は
「10001000」又は「01000010」となり前者の場合、
NPNトランジスタ８ａがオンし出力信号0A…
0Dのうち0Aのみが「１」となり、Ｎチヤンネル
FET１０ｅがオンして出力信号0E〜0Hのうち0E
のみが「０」となる。又、後者の場合はNPNト
ランジスタ８ｂがオン出力信号0A〜0Dのうち0B
のみが「１」となり、ＮチヤンネルFET１０ｇ
がオンして出力信号0E〜0Hのうち0Gのみが
「０」となる。他の入力信号については第４図に
示すようになる。図中「−」はオープン状態を示
す。そこで、出力信号0A〜0Dでドツト表示器の
アノード側を制御し、出力信号0E〜0Hでカソー
ド側を制御するようにすれば、ドツト表示器でド
ツトマトリクス表示を行なわせることが可能とな
る。尚、実施例では、４×４＝16点のドツトマト
リクス表示が行なえる。
以上のように、全てのNPNトランジスタを第
１のデコーダの出力信号で制御することにより、
出力端子にはセグメント表示駆動信号が得られ、
NPNトランジスタ８ａ〜８ｄとＮチヤンネル
FET１０ｅ〜１０ｈを第２のデコーダの出力信
号で制御することにより、出力端子にはドツトマ
トリクス表示駆動信号が得られる。
１のデコーダの出力信号で制御することにより、
出力端子にはセグメント表示駆動信号が得られ、
NPNトランジスタ８ａ〜８ｄとＮチヤンネル
FET１０ｅ〜１０ｈを第２のデコーダの出力信
号で制御することにより、出力端子にはドツトマ
トリクス表示駆動信号が得られる。
ところで、上述の実施例ではEXNORゲートを
用いたが、ORROM５において信号線PT｛Ｔ＝５
〜８）と信号線nTとの間のＰチヤンネルFETの
位置を、接続してあるFETを取り除き、接続し
てない位置に全てFETを接続するように逆にす
れば、EXNORゲートを取り除くことができる。
又、バイポーラトランジスタとFETとで同じ導
電型を用いたため、デコーダの出力とその反転信
号で各々を制御したが、逆導電型を用いれば同じ
信号で双方を制御できる。更に、バイポーラトラ
ンジスタのみ、あるいはFETのみでも構成する
ことは可能である。
用いたが、ORROM５において信号線PT｛Ｔ＝５
〜８）と信号線nTとの間のＰチヤンネルFETの
位置を、接続してあるFETを取り除き、接続し
てない位置に全てFETを接続するように逆にす
れば、EXNORゲートを取り除くことができる。
又、バイポーラトランジスタとFETとで同じ導
電型を用いたため、デコーダの出力とその反転信
号で各々を制御したが、逆導電型を用いれば同じ
信号で双方を制御できる。更に、バイポーラトラ
ンジスタのみ、あるいはFETのみでも構成する
ことは可能である。
(ヘ) 考案の効果
本考案による表示駆動回路は、セグメント表示
とドツト表示を選択的に行なえるだけでなく、簡
単な構成で、少ない出力端子数で多くのドツト表
示を実現させることができる。従つて、IC化し
た場合には、ブランキング機能やラツチ機能を付
加しても、小さなパーケージに収めることがで
き、多用途、経済的なICを実現することが可能
となる。
とドツト表示を選択的に行なえるだけでなく、簡
単な構成で、少ない出力端子数で多くのドツト表
示を実現させることができる。従つて、IC化し
た場合には、ブランキング機能やラツチ機能を付
加しても、小さなパーケージに収めることがで
き、多用途、経済的なICを実現することが可能
となる。
第１図は本考案の実施例を示す回路図、第２図
はANDROMの部分詳細回路図、第３図は
ORROMの部分詳細回路図、第４図は入力と出
力あるいは表示との関係を示す図である。 主な図番の説明、１ａ，１ｂ…１ｅ……入力端
子、４……ANDROM、５……ORROM、７…
…選択信号SEL入力端子、８ａ，８ｂ…８ｈ……
NPNトランジスタ、９ａ，９ｂ…９ｈ……出力
端子、１０ａ，１０ｂ…１０ｈ……Ｎチヤンネル
FET。
はANDROMの部分詳細回路図、第３図は
ORROMの部分詳細回路図、第４図は入力と出
力あるいは表示との関係を示す図である。 主な図番の説明、１ａ，１ｂ…１ｅ……入力端
子、４……ANDROM、５……ORROM、７…
…選択信号SEL入力端子、８ａ，８ｂ…８ｈ……
NPNトランジスタ、９ａ，９ｂ…９ｈ……出力
端子、１０ａ，１０ｂ…１０ｈ……Ｎチヤンネル
FET。
Claims (1)
- 二進信号をセグメント信号及びドツトマトリク
ス信号に各々デコードする第１及び第２のデコー
ダと、選択信号により前記第１及び第２のデコー
ダのいずれか一方の出力信号を選択する選択回路
と、表示駆動信号を出力するための複数の出力端
子と、該全ての出力端子の各々に接続され前記選
択回路にて選択されたデコーダの出力信号に応じ
てオンオフし第１の電位を前記全ての出力端子の
各々に導く複数の第１のスイツチング回路より成
る第１の出力回路と、前記複数の出力端子のうち
所定の複数の出力端子の各々に接続され、前記選
択されたデコーダの出力信号に応じて前記第１の
スイツチング回路とは相補的にオンオフし第２の
電位を前記所定の複数の出力端子の各々に導く所
定の複数の第２のスイツチング回路より成る第２
の出力回路とを有し、前記選択信号によりセグメ
ント表示用の表示駆動信号を前記複数の出力端子
から出力し、ドツトマトリクス表示用の表示駆動
信号を前記複数の出力端子のうち所定の複数の出
力端子と残余の出力端子から前記ドツトマトリク
ス表示の行電極と列電極に各々出力し得ることを
特徴とする表示駆動回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4379683U JPS59149195U (ja) | 1983-03-25 | 1983-03-25 | 表示駆動回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4379683U JPS59149195U (ja) | 1983-03-25 | 1983-03-25 | 表示駆動回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS59149195U JPS59149195U (ja) | 1984-10-05 |
| JPH0119175Y2 true JPH0119175Y2 (ja) | 1989-06-02 |
Family
ID=30174332
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4379683U Granted JPS59149195U (ja) | 1983-03-25 | 1983-03-25 | 表示駆動回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS59149195U (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP7463895B2 (ja) | 2020-07-29 | 2024-04-09 | セイコーエプソン株式会社 | 集積回路装置、電子機器及び移動体 |
| JP7494626B2 (ja) | 2020-07-29 | 2024-06-04 | セイコーエプソン株式会社 | 集積回路装置、液晶表示装置、電子機器及び移動体 |
-
1983
- 1983-03-25 JP JP4379683U patent/JPS59149195U/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS59149195U (ja) | 1984-10-05 |
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