JPH0224276Y2 - - Google Patents
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- JPH0224276Y2 JPH0224276Y2 JP1981195015U JP19501581U JPH0224276Y2 JP H0224276 Y2 JPH0224276 Y2 JP H0224276Y2 JP 1981195015 U JP1981195015 U JP 1981195015U JP 19501581 U JP19501581 U JP 19501581U JP H0224276 Y2 JPH0224276 Y2 JP H0224276Y2
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- JP
- Japan
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- terminal
- switch
- transistor
- switches
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Description
【考案の詳細な説明】
本考案は特に多数の選択端子を有する装置に使
用して好適なスイツチ入力回路に関する。
用して好適なスイツチ入力回路に関する。
従来、多数の端子を有するスイツチ入力回路は
例えば第１図に示すようであつた。即ち、入力端
子１及びｎ−１個の出力端子２の夫々の間にｎ−
１個のスイツチ３を介在させてスイツチ操作によ
り所望の出力端子に信号を得ていた。しかし、ｎ
本の線材を用いてもｎ−１個のスイツチ動作しか
できず機能が乏しい割にスペースを要し、製造費
用もかかつて問題があつた。このことはスイツチ
からの出力をダイオードマトリクスで変換する構
成を採つても同様であつた。
例えば第１図に示すようであつた。即ち、入力端
子１及びｎ−１個の出力端子２の夫々の間にｎ−
１個のスイツチ３を介在させてスイツチ操作によ
り所望の出力端子に信号を得ていた。しかし、ｎ
本の線材を用いてもｎ−１個のスイツチ動作しか
できず機能が乏しい割にスペースを要し、製造費
用もかかつて問題があつた。このことはスイツチ
からの出力をダイオードマトリクスで変換する構
成を採つても同様であつた。
本考案はかかる点に鑑み、スペースを取らず安
価かつ有用なスイツチ入力回路を提供せんとする
ものである。
価かつ有用なスイツチ入力回路を提供せんとする
ものである。
さらに、それらのスイツチを操作した際にその
接点が確実に閉じたかどうかがオペレータに確認
できる必要があるため、本考案はオペレータがそ
れらのスイツチの内の一のスイツチを操作して接
点が閉じたときに、何らかの表示を行うようにす
ることをも目的とする。
接点が確実に閉じたかどうかがオペレータに確認
できる必要があるため、本考案はオペレータがそ
れらのスイツチの内の一のスイツチを操作して接
点が閉じたときに、何らかの表示を行うようにす
ることをも目的とする。
先ず、第２図を参照して本考案の前提となるス
イツチ回路について説明する。
イツチ回路について説明する。
第２図において、S11，S12，…，S33は夫々ス
イツチを示し、このスイツチS11，S21，S31の一
方の接点を共通接続し、その共通接続をnpn型ト
ランジスタQ1のベースに接続し、スイツチS11，
S21，S31のもう一方の接点を夫々選択端子４，
５，６に接続する。スイツチS12，S22，S32の一
方の接点をnpn型トランジスタQ2のベースに接続
し、スイツチS12，S22，S32のもう一方の接点を
夫々選択端子４，５，６に接続する。スイツチ
S13，S23，S33の一方の接点をnpn型トランジスタ
Q3のベースに接続し、スイツチS13，S23，S33の
もう一方の接点を夫々選択端子４，５，６に接続
する。また、選択端子４に接続したスイツチS11，
S12，S13の端子を抵抗器R1を介して電源端子７に
接続し、選択端子５に接続したスイツチS21，
S22，S23の接点を抵抗器R2を介して電源端子７に
接続し、選択端子６に接続したスイツチS31，
S32，S33の接点を抵抗器R3を介して電源端子７に
接続し、トランジスタQ1のコレクタを選択端子
８に接続すると共に抵抗器R4を介して電源端子
７に接続し、トランジスタQ2のコレクタを選択
端子９に接続すると共に抵抗器R5を介して電源
端子７に接続し、トランジスタQ3のコレクタを
選択端子１０に接続すると共に抵抗器R6を介し
て電源端子７に接続し、トランジスタQ1，Q2，
Q3の夫々のエミツタを接地する。
イツチを示し、このスイツチS11，S21，S31の一
方の接点を共通接続し、その共通接続をnpn型ト
ランジスタQ1のベースに接続し、スイツチS11，
S21，S31のもう一方の接点を夫々選択端子４，
５，６に接続する。スイツチS12，S22，S32の一
方の接点をnpn型トランジスタQ2のベースに接続
し、スイツチS12，S22，S32のもう一方の接点を
夫々選択端子４，５，６に接続する。スイツチ
S13，S23，S33の一方の接点をnpn型トランジスタ
Q3のベースに接続し、スイツチS13，S23，S33の
もう一方の接点を夫々選択端子４，５，６に接続
する。また、選択端子４に接続したスイツチS11，
S12，S13の端子を抵抗器R1を介して電源端子７に
接続し、選択端子５に接続したスイツチS21，
S22，S23の接点を抵抗器R2を介して電源端子７に
接続し、選択端子６に接続したスイツチS31，
S32，S33の接点を抵抗器R3を介して電源端子７に
接続し、トランジスタQ1のコレクタを選択端子
８に接続すると共に抵抗器R4を介して電源端子
７に接続し、トランジスタQ2のコレクタを選択
端子９に接続すると共に抵抗器R5を介して電源
端子７に接続し、トランジスタQ3のコレクタを
選択端子１０に接続すると共に抵抗器R6を介し
て電源端子７に接続し、トランジスタQ1，Q2，
Q3の夫々のエミツタを接地する。
第２図例はこのように構成されているので、ス
イツチS11，S12，…，S33を押さない状態では選
択端子８，９，１０に接続されているトランジス
タQ1，Q2，Q3はベースが開放されていて不導通
状態になつており、選択端子４，５，６，７，
８，９の夫々の電圧は夫々ハイレベルになる。ま
た、例えばスイツチS11，S12，…，S33のうちの
ひとつ例えばスイツチS11を押すと、スイツチS11
の両接点が接続され、選択端子４はスイツチS1を
介してトランジスタQ1のベースに接続され、ト
ランジスタQ1のベース−エミツタ間は順方向ゆ
えかかるトランジスタQ1のベース−エミツタ間
電圧は略零となり、選択端子４の電圧はローレベ
ルに変わると共に、抵抗器R1を介しトランジス
タQ1のベースに流れる電流がトランジスタQ1を
導通にさせ、選択端子８の電圧もローレベルとな
り、例えばIC内部の回路動作をさせる信号が選
択端子４，８を介して出力されることになる。ま
た、他のスイツチS12，S13，…，S33を押したと
きも夫々対応した選択端子の対がローレベルの電
圧となり夫々のスイツチの押圧により対応した選
択端子の対より例えばIC内部の回路動作をさせ
る信号が出力されることになる。
イツチS11，S12，…，S33を押さない状態では選
択端子８，９，１０に接続されているトランジス
タQ1，Q2，Q3はベースが開放されていて不導通
状態になつており、選択端子４，５，６，７，
８，９の夫々の電圧は夫々ハイレベルになる。ま
た、例えばスイツチS11，S12，…，S33のうちの
ひとつ例えばスイツチS11を押すと、スイツチS11
の両接点が接続され、選択端子４はスイツチS1を
介してトランジスタQ1のベースに接続され、ト
ランジスタQ1のベース−エミツタ間は順方向ゆ
えかかるトランジスタQ1のベース−エミツタ間
電圧は略零となり、選択端子４の電圧はローレベ
ルに変わると共に、抵抗器R1を介しトランジス
タQ1のベースに流れる電流がトランジスタQ1を
導通にさせ、選択端子８の電圧もローレベルとな
り、例えばIC内部の回路動作をさせる信号が選
択端子４，８を介して出力されることになる。ま
た、他のスイツチS12，S13，…，S33を押したと
きも夫々対応した選択端子の対がローレベルの電
圧となり夫々のスイツチの押圧により対応した選
択端子の対より例えばIC内部の回路動作をさせ
る信号が出力されることになる。
以上述べたように第２図例によれば、従来６本
の線材では５個のスイツチにしか対応できなかつ
たが、６本の線材で９個のスイツチに対応できス
イツチ入力回路の有用性を高めることが安価かつ
小スペースで可能となる利益がある。ここで、一
般には2n本の線材があればｎ×ｎマトリクス結
線すればn2個のスイツチ入力が可能であり、スイ
ツチ入力回路の有用性を高めることが安価かつ小
スペースで可能となる利益がある。尚、第２図例
における電源端子７とアースとを入れ換えると共
にnpn型トランジスタQ1，Q2，Q3をpnp型トラン
ジスタに代替することによりスイツチS11，S12，
…，S33を押さないとき各選択端子をローレベル
とし所望のスイツチ例えばS11を押したとき所定
の選択端子の対をハイレベルの電圧とするように
構成することも可能で、この構成を採つても上述
の第２図例同様の作用効果を得られることも容易
に理解できよう。
の線材では５個のスイツチにしか対応できなかつ
たが、６本の線材で９個のスイツチに対応できス
イツチ入力回路の有用性を高めることが安価かつ
小スペースで可能となる利益がある。ここで、一
般には2n本の線材があればｎ×ｎマトリクス結
線すればn2個のスイツチ入力が可能であり、スイ
ツチ入力回路の有用性を高めることが安価かつ小
スペースで可能となる利益がある。尚、第２図例
における電源端子７とアースとを入れ換えると共
にnpn型トランジスタQ1，Q2，Q3をpnp型トラン
ジスタに代替することによりスイツチS11，S12，
…，S33を押さないとき各選択端子をローレベル
とし所望のスイツチ例えばS11を押したとき所定
の選択端子の対をハイレベルの電圧とするように
構成することも可能で、この構成を採つても上述
の第２図例同様の作用効果を得られることも容易
に理解できよう。
第２図例において、たとえばスイツチS12に対
応した表示手段を設けるために、端子４と端子９
との間に破線で示す如く発光ダイオードＤと抵抗
器Ｒとを直列に接続することを想定する。しかし
ながら、端子４と端子９とは同時にハイレベル又
はローレベルになるのでこの方法ではその発光ダ
イオードＤは点灯できない。
応した表示手段を設けるために、端子４と端子９
との間に破線で示す如く発光ダイオードＤと抵抗
器Ｒとを直列に接続することを想定する。しかし
ながら、端子４と端子９とは同時にハイレベル又
はローレベルになるのでこの方法ではその発光ダ
イオードＤは点灯できない。
第２図例の上述の不都合を解消した本考案によ
るスイツチ入力回路の一実施例につき第３図を参
照して説明しよう。本例は本考案を自動選局装置
に適用したものであり、この第３図において第２
図に対応する部分には同一符号を付してその詳細
説明は省略する。
るスイツチ入力回路の一実施例につき第３図を参
照して説明しよう。本例は本考案を自動選局装置
に適用したものであり、この第３図において第２
図に対応する部分には同一符号を付してその詳細
説明は省略する。
本例は、自動選曲装置用のＣ−MOS ICの15曲
ダイレクトプリセツトの入力回路に本考案を活用
した例であり、５×３マトリクス状に結線し得る
ように配されたスイツチSij（１ｉ５，１ｊ
３）を用いて、選択端子４，５，６，１１，１
２，８，９，１０のうちの一対に所望のレベルの
電圧を得るようにするものである。スイツチSi1
（１ｉ５）の一方の接点を共通接続してpnp
型トランジスタQ1のベースに接続し、スイツチ
Si2（１ｉ５）の一方の接点を共通接続して
pnp型トランジスタQ2のベースに接続し、スイツ
チSi3（１ｉ５）の一方の接点をpnp型トラン
ジスタQ3に接続し、スイツチS11，S12，S13のも
う一方の接点を共通接続して選択端子４に接続
し、スイツチS21，S22，S23のもう一方の接点を
共通接続して選択端子５に接続し、スイツチS31，
S32，S33のもう一方の接点を共通接続して選択端
子６に接続し、スイツチS41，S42，S43のもう一
方の接点を共通接続して選択端子１１に接続し、
スイツチS51，S52，S53のもう一方の接点を共通
接続して選択端子１２に接続する。また、選択端
子４，５，６，１１，１２と接続した側のスイツ
チS11，S21，S31，S41，S51の接点を夫々発光ダイ
オード１３，１４，１５，１６，１７を介して共
通接続して、かかる共通接続点を抵抗器R7の一
端に接続し、抵抗器R7のもう一端を選択端子８
に接続すると共に信号反転用トランジスタQ4の
コレクタに接続する。選択端子４，５，６，１
１，１２と接続した側のスイツチS12，S22，S32，
S42，S52の接点を夫々発光ダイオード１８，１
９，２０，２１，２２を介して共通接続して、か
かる共通接続点を抵抗器R8の一端に接続し、抵
抗器R8のもう一端を選択端子９に接続すると共
に信号反転用トランジスタQ5のコレクタに接続
する。選択端子４，５，６，１１，１２と接続し
た側のスイツチS13，S23，S33，S43，S53の接点を
夫々発光ダイオード２３，２４，２５，２６，２
７を介して共通接続して、かかる共通接続点を抵
抗器R9の一端に接続し、抵抗器R9のもう一端を
選択端子１０に接続すると共に信号反転用トラン
ジスタQ6のコレクタに接続する。電源端子７を
自動選曲装置の内部回路用の電源端子７ａ，pnp
型トランジスタQ1，Q2，Q3の夫々のエミツタに
接続し、また電源端子７を抵抗器R10，R11，R12
を介してpnp型トランジスタQ1，Q2，Q3の夫々
のベースに接続し、これらのトランジスタQ1，
Q2，Q3のコレクタを夫々抵抗器R13，R14，R15を
介して夫々信号反転用npn型トランジスタQ4，
Q5，Q6のベースに夫々接続し、これらのトラン
ジスタQ4，Q5，Q6のベースを夫々抵抗器R16，
R17，R18を介して接地すると共にこれらのトラ
ンジスタQ4，Q5，Q6のエミツタを夫々接地する。
また、自動選曲装置の内部回路により選択端子
４，５，６，１１，１２を通常接地電位としての
ローレベルにしておくと共に選択端子８，９，１
０を通常電源と同じハイレベルにしておくものと
する。
ダイレクトプリセツトの入力回路に本考案を活用
した例であり、５×３マトリクス状に結線し得る
ように配されたスイツチSij（１ｉ５，１ｊ
３）を用いて、選択端子４，５，６，１１，１
２，８，９，１０のうちの一対に所望のレベルの
電圧を得るようにするものである。スイツチSi1
（１ｉ５）の一方の接点を共通接続してpnp
型トランジスタQ1のベースに接続し、スイツチ
Si2（１ｉ５）の一方の接点を共通接続して
pnp型トランジスタQ2のベースに接続し、スイツ
チSi3（１ｉ５）の一方の接点をpnp型トラン
ジスタQ3に接続し、スイツチS11，S12，S13のも
う一方の接点を共通接続して選択端子４に接続
し、スイツチS21，S22，S23のもう一方の接点を
共通接続して選択端子５に接続し、スイツチS31，
S32，S33のもう一方の接点を共通接続して選択端
子６に接続し、スイツチS41，S42，S43のもう一
方の接点を共通接続して選択端子１１に接続し、
スイツチS51，S52，S53のもう一方の接点を共通
接続して選択端子１２に接続する。また、選択端
子４，５，６，１１，１２と接続した側のスイツ
チS11，S21，S31，S41，S51の接点を夫々発光ダイ
オード１３，１４，１５，１６，１７を介して共
通接続して、かかる共通接続点を抵抗器R7の一
端に接続し、抵抗器R7のもう一端を選択端子８
に接続すると共に信号反転用トランジスタQ4の
コレクタに接続する。選択端子４，５，６，１
１，１２と接続した側のスイツチS12，S22，S32，
S42，S52の接点を夫々発光ダイオード１８，１
９，２０，２１，２２を介して共通接続して、か
かる共通接続点を抵抗器R8の一端に接続し、抵
抗器R8のもう一端を選択端子９に接続すると共
に信号反転用トランジスタQ5のコレクタに接続
する。選択端子４，５，６，１１，１２と接続し
た側のスイツチS13，S23，S33，S43，S53の接点を
夫々発光ダイオード２３，２４，２５，２６，２
７を介して共通接続して、かかる共通接続点を抵
抗器R9の一端に接続し、抵抗器R9のもう一端を
選択端子１０に接続すると共に信号反転用トラン
ジスタQ6のコレクタに接続する。電源端子７を
自動選曲装置の内部回路用の電源端子７ａ，pnp
型トランジスタQ1，Q2，Q3の夫々のエミツタに
接続し、また電源端子７を抵抗器R10，R11，R12
を介してpnp型トランジスタQ1，Q2，Q3の夫々
のベースに接続し、これらのトランジスタQ1，
Q2，Q3のコレクタを夫々抵抗器R13，R14，R15を
介して夫々信号反転用npn型トランジスタQ4，
Q5，Q6のベースに夫々接続し、これらのトラン
ジスタQ4，Q5，Q6のベースを夫々抵抗器R16，
R17，R18を介して接地すると共にこれらのトラ
ンジスタQ4，Q5，Q6のエミツタを夫々接地する。
また、自動選曲装置の内部回路により選択端子
４，５，６，１１，１２を通常接地電位としての
ローレベルにしておくと共に選択端子８，９，１
０を通常電源と同じハイレベルにしておくものと
する。
本実施例はこのように構成されているので例え
ば第７番目の曲をセツトしようとしてスイツチ
S22を押すと、トランジスタQ2のエミツタ−ベー
スを介して選択端子５に電源がかけられこの選択
端子５の内部回路への入力がハイレベルになる。
同時に、抵抗器R11を通過した電流でトランジス
タQ2が導通し、このトランジスタQ2のコレクタ
電流により信号レベル反転用のトランジスタQ5
が導通するので選択端子９の内部回路への入力が
ローレベルとなる。従つて、これらの選択端子
５，９の出力により内部回路へ所望のスイツチ入
力がなされる。ここで、電源端子７、選択端子
５，９及び接地端子２８に接続されている内部回
路の一部は、例えば第４図の如くであり、発光ダ
イオードのドライブ回路よりの信号入力端子２９
をnpn型トランジスタQ7のベースに接続し、この
トランジスタQ7のコレクタを電源端子に接続し、
このトランジスタQ7のエミツタを選択端子５に
接続すると共に抵抗器R19を介して接地端子２８
に接続し、選択端子５をインバータ回路３０を介
して内部回路への入力端子３１に接続し、電源端
子７を抵抗器R20を介して電界効果形トランジス
タＭのドレインに接続し、発光ダイオードのドラ
イブ回路よりの信号入力端子３２をこの電界効果
形トランジスタＭのゲートに接続すると共に、こ
の電界効果形トランジスタＭのソースを接地端子
２８に接続し、選択端子９を抵抗器R20と電界効
果形トランジスタＭのドレインとの中間点に接続
し、かかる接続点をインバータ回路３３を介して
内部回路への入力端子３４に接続する如くなされ
ており、スイツチS22を押すと内部回路の入力端
子を介して内部回路へ第７番目の曲が選局された
ことを示す信号が入力されると共に発光ダイオー
ドのドライブ回路より端子２９，３２を介して信
号が入力されて発光ダイオード１９が点灯する如
くなされ、自動選曲装置における第７番目の曲が
選曲されていることが外部表示されることにな
る。スイツチS22を押した場合に限らずその他す
べてのスイツチを押しても上述したスイツチS22
の押圧の場合に対応した同等の回路動作により所
望の選曲動作がなされる。
ば第７番目の曲をセツトしようとしてスイツチ
S22を押すと、トランジスタQ2のエミツタ−ベー
スを介して選択端子５に電源がかけられこの選択
端子５の内部回路への入力がハイレベルになる。
同時に、抵抗器R11を通過した電流でトランジス
タQ2が導通し、このトランジスタQ2のコレクタ
電流により信号レベル反転用のトランジスタQ5
が導通するので選択端子９の内部回路への入力が
ローレベルとなる。従つて、これらの選択端子
５，９の出力により内部回路へ所望のスイツチ入
力がなされる。ここで、電源端子７、選択端子
５，９及び接地端子２８に接続されている内部回
路の一部は、例えば第４図の如くであり、発光ダ
イオードのドライブ回路よりの信号入力端子２９
をnpn型トランジスタQ7のベースに接続し、この
トランジスタQ7のコレクタを電源端子に接続し、
このトランジスタQ7のエミツタを選択端子５に
接続すると共に抵抗器R19を介して接地端子２８
に接続し、選択端子５をインバータ回路３０を介
して内部回路への入力端子３１に接続し、電源端
子７を抵抗器R20を介して電界効果形トランジス
タＭのドレインに接続し、発光ダイオードのドラ
イブ回路よりの信号入力端子３２をこの電界効果
形トランジスタＭのゲートに接続すると共に、こ
の電界効果形トランジスタＭのソースを接地端子
２８に接続し、選択端子９を抵抗器R20と電界効
果形トランジスタＭのドレインとの中間点に接続
し、かかる接続点をインバータ回路３３を介して
内部回路への入力端子３４に接続する如くなされ
ており、スイツチS22を押すと内部回路の入力端
子を介して内部回路へ第７番目の曲が選局された
ことを示す信号が入力されると共に発光ダイオー
ドのドライブ回路より端子２９，３２を介して信
号が入力されて発光ダイオード１９が点灯する如
くなされ、自動選曲装置における第７番目の曲が
選曲されていることが外部表示されることにな
る。スイツチS22を押した場合に限らずその他す
べてのスイツチを押しても上述したスイツチS22
の押圧の場合に対応した同等の回路動作により所
望の選曲動作がなされる。
以上述べたように、自動選曲装置に本考案を活
用した例においては、スペースを取らず安価に製
造できるスイツチ入力回路が有用に動作して自動
選曲を楽しめる利益がある。
用した例においては、スペースを取らず安価に製
造できるスイツチ入力回路が有用に動作して自動
選曲を楽しめる利益がある。
さらに、本考案によればスイツチを操作すると
対応する表示素子がオン又はオフするので、オペ
レータはそのスイツチが導通したことを目視で確
認できる利益がある。
対応する表示素子がオン又はオフするので、オペ
レータはそのスイツチが導通したことを目視で確
認できる利益がある。
また、上述活用例においては多数の端子をスイ
ツチ入力部に必要とする自動選曲装置に本考案を
活用した例について述べたが、その他のシステム
コントロール回路に活用したり、シンセチユーナ
のメモリスイツチないしコントロールスイツチ等
に利用しても上述実施例同等の効果の得られるこ
とは容易に理解できよう。
ツチ入力部に必要とする自動選曲装置に本考案を
活用した例について述べたが、その他のシステム
コントロール回路に活用したり、シンセチユーナ
のメモリスイツチないしコントロールスイツチ等
に利用しても上述実施例同等の効果の得られるこ
とは容易に理解できよう。
尚、本考案は上述実施例に限らず本考案の要旨
を逸脱しない範囲でその他種々の構成が取り得る
ことは勿論である。
を逸脱しない範囲でその他種々の構成が取り得る
ことは勿論である。
第１図は従来のスイツチ入力回路の例を示す構
成図、第２図は本考案の前提となるスイツチ入力
回路を示す構成図、第３図は本考案スイツチ入力
回路の一実施例を示す結線図、第４図は第３図の
要部例を示す結線図である。 ４，５，６，８，９，１０，１１，１２は選択
端子、７は電源端子、Sij（１ｉ５，１ｊ
３）はスイツチ、Q1，Q2，…，Q6はトランジス
タ、R1，R2，…，R15は抵抗器である。
成図、第２図は本考案の前提となるスイツチ入力
回路を示す構成図、第３図は本考案スイツチ入力
回路の一実施例を示す結線図、第４図は第３図の
要部例を示す結線図である。 ４，５，６，８，９，１０，１１，１２は選択
端子、７は電源端子、Sij（１ｉ５，１ｊ
３）はスイツチ、Q1，Q2，…，Q6はトランジス
タ、R1，R2，…，R15は抵抗器である。
Claims (1)
- 【実用新案登録請求の範囲】 マトリツクス状に配された所定数の行線及び列
線の所定の交点を結線するように配設された所定
数のスイツチと、 上記列線の夫々の一端にベースが接続されてい
ると共に、エミツタを共通接続した上記列線の数
に等しい数のトランジスタと、 該トランジスタのコレクタに夫々のベースが接
続されて、該トランジスタを介して得られる信号
の極性を反転させる複数の極性反転用トランジス
タと、 該極性反転用トランジスタの出力端子及び上記
列線の他端が共通に接続される列側端子と、上記
行線が接続される行側端子と、上記列側端子と上
記行側端子との間に電力を供給する駆動回路とを
有する制御手段と、 上記夫々のスイツチの一方の端子と上記極性反
転用トランジスタの出力端子との間に接続された
複数の表示素子とを備え、 上記所定数のスイツチ内の一のスイツチが上記
行線及び列線の一の交点を結線して、上記列側端
子の一の端子及び行側端子の一の端子の信号レベ
ルが夫々反転されたときに、上記駆動回路より上
記列側端子の一の端子と上記行側端子の一の端子
との間に所定の電力を供給することにより、上記
複数の表示素子の内の一の表示素子をオン又はオ
フするようにしたことを特徴とするスイツチ入力
回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP19501581U JPS58101536U (ja) | 1981-12-29 | 1981-12-29 | スイツチ入力回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP19501581U JPS58101536U (ja) | 1981-12-29 | 1981-12-29 | スイツチ入力回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS58101536U JPS58101536U (ja) | 1983-07-11 |
| JPH0224276Y2 true JPH0224276Y2 (ja) | 1990-07-03 |
Family
ID=30108306
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP19501581U Granted JPS58101536U (ja) | 1981-12-29 | 1981-12-29 | スイツチ入力回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS58101536U (ja) |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS4976519U (ja) * | 1972-07-10 | 1974-07-03 |
-
1981
- 1981-12-29 JP JP19501581U patent/JPS58101536U/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS58101536U (ja) | 1983-07-11 |
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