JPH01191955A - データ記憶装置 - Google Patents
データ記憶装置Info
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- JPH01191955A JPH01191955A JP1621188A JP1621188A JPH01191955A JP H01191955 A JPH01191955 A JP H01191955A JP 1621188 A JP1621188 A JP 1621188A JP 1621188 A JP1621188 A JP 1621188A JP H01191955 A JPH01191955 A JP H01191955A
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- Japan
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- data storage
- storage device
- memory
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- 238000013500 data storage Methods 0.000 title claims description 53
- 238000000034 method Methods 0.000 description 5
- 238000010586 diagram Methods 0.000 description 4
- 230000036461 convulsion Effects 0.000 description 1
- 230000006378 damage Effects 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 230000005389 magnetism Effects 0.000 description 1
- 238000004519 manufacturing process Methods 0.000 description 1
- 230000008054 signal transmission Effects 0.000 description 1
- 230000003068 static effect Effects 0.000 description 1
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、電子機器から着脱自在なデータ記憶装置に関
する。
する。
従来の電子機器から着脱自在なデータ記憶装置には、メ
モリＩＣを単に電子機器内のＩＣソケ・ｙトから着脱す
るものや、ＩＣカード、メモリーカードと呼ばれるデー
タ記憶装置のように、メモリ等のＩＣをカード状のもの
に内蔵し、携帯性、外部電子機器との着脱性をよくした
ものが知られている。
モリＩＣを単に電子機器内のＩＣソケ・ｙトから着脱す
るものや、ＩＣカード、メモリーカードと呼ばれるデー
タ記憶装置のように、メモリ等のＩＣをカード状のもの
に内蔵し、携帯性、外部電子機器との着脱性をよくした
ものが知られている。
これらのデータ記憶装置は、メモリ容量が異なる場合で
も同一電子機器に持続し、データの転送が行えるように
、データ記憶装置の連結部の端子を同一配列にし、メモ
リ容量の違いによって不必要となる上位のアドレス信号
端子はデータ記憶装置内では未接続（以下ＮＣと呼ぶ）
状態である。
も同一電子機器に持続し、データの転送が行えるように
、データ記憶装置の連結部の端子を同一配列にし、メモ
リ容量の違いによって不必要となる上位のアドレス信号
端子はデータ記憶装置内では未接続（以下ＮＣと呼ぶ）
状態である。
しかし、前述の従来技術では、例ば、電子機器のメモリ
空間が６４キロバイト（以下ＫＢと呼ぶ）、すなわち、
アドレス信号Ａ。〜Ａｓｓの１６本を使用し、着脱する
データ記憶装置のメモリ空間８ＫＢ、すなわち、アドレ
ス信号Ａｏ〜Ａ１２の１３本（Ａ１．〜Ａ＋ｓはＮＣ）
を使用するシステムの場合、電子機器がデータ記憶装置
のデータ読み出し又は書き込み時、電子機器側のアドレ
ス信号Ａ ＋ ｘ ＮＡ ｌｓは無効となる。これはこ
のシステムで電子機器側がアドレス２０００ＨＥＸ番地
以上を指定しても、データ記憶装置側ではＩＦＦＦＨＥ
Ｘ番地以下と区別がつかないということである。
空間が６４キロバイト（以下ＫＢと呼ぶ）、すなわち、
アドレス信号Ａ。〜Ａｓｓの１６本を使用し、着脱する
データ記憶装置のメモリ空間８ＫＢ、すなわち、アドレ
ス信号Ａｏ〜Ａ１２の１３本（Ａ１．〜Ａ＋ｓはＮＣ）
を使用するシステムの場合、電子機器がデータ記憶装置
のデータ読み出し又は書き込み時、電子機器側のアドレ
ス信号Ａ ＋ ｘ ＮＡ ｌｓは無効となる。これはこ
のシステムで電子機器側がアドレス２０００ＨＥＸ番地
以上を指定しても、データ記憶装置側ではＩＦＦＦＨＥ
Ｘ番地以下と区別がつかないということである。
すなわち、従来技術では、電子機器側がデータ記憶装置
のメモリ容量を電子機器使用作が電子機器にキー人力等
のなんらかの方法で知らせるか、データ記憶装置内の一
定箇所にデータ記憶装置のメモリ容量をあらかじめ書き
込んでおき、それを電子機器側が読み取るか、データ記
憶装置のメモリが読み書・き自在のメモリであるならば
、現在入っているデータをどこかに退避させた後、メモ
リの書き読みを行いメモリ容ｌ調べ、その後退避させて
いたデータを元の場所に復帰させる等、電子機器側がデ
ータ記憶装置のメモリ容量を常に考慮していなければ、
データの二重書きによるデータ破壊、別領域のデータ読
み出しを行ってしまうという問題があった。
のメモリ容量を電子機器使用作が電子機器にキー人力等
のなんらかの方法で知らせるか、データ記憶装置内の一
定箇所にデータ記憶装置のメモリ容量をあらかじめ書き
込んでおき、それを電子機器側が読み取るか、データ記
憶装置のメモリが読み書・き自在のメモリであるならば
、現在入っているデータをどこかに退避させた後、メモ
リの書き読みを行いメモリ容ｌ調べ、その後退避させて
いたデータを元の場所に復帰させる等、電子機器側がデ
ータ記憶装置のメモリ容量を常に考慮していなければ、
データの二重書きによるデータ破壊、別領域のデータ読
み出しを行ってしまうという問題があった。
そこで本発明は、このような問題を解決するもので、そ
の目的とするところは、 電子機器が、データ記憶装置のメモリ容量を予め、知ら
なくとも、８Ｍデータの二重書きによる破壊や、他のア
ドレスのデータを読み取ることをなくすることのできる
データ記憶装置を提供することにある。
の目的とするところは、 電子機器が、データ記憶装置のメモリ容量を予め、知ら
なくとも、８Ｍデータの二重書きによる破壊や、他のア
ドレスのデータを読み取ることをなくすることのできる
データ記憶装置を提供することにある。
このような目的を達成するために、本発明は、一定容量
のメモリと電子機器から着脱自在な信号連結端子を有す
るデータ記憶装置において、該信号連結端子は、少なく
とも該メモリに必要なアドレス信号線以上の余剰アドレ
ス端子を有し、該余剰アドレス端子を該メモリの制御信
号とすることを特徴とする。
のメモリと電子機器から着脱自在な信号連結端子を有す
るデータ記憶装置において、該信号連結端子は、少なく
とも該メモリに必要なアドレス信号線以上の余剰アドレ
ス端子を有し、該余剰アドレス端子を該メモリの制御信
号とすることを特徴とする。
本発明では、電子機器にデータ記憶装置を装着し、電子
機器からデータ記憶装置へ、このデータ記憶装置のメモ
リ空間より大きいメモリアドレスを設定し、データ読み
出し又は書き込みを実行しようとすると、データ記憶装
置のメモリに必要としない上位余剰アドレス端子のいず
れかが、アクティブとなり、その信号によってデータ記
憶装置内のメモリの制御信号（例ば、リード、ライト、
チップセレクト信号等）をノンアクティブにし、データ
記憶装置のメモリのデータを読み出し又は書き込みを禁
止することができる。
機器からデータ記憶装置へ、このデータ記憶装置のメモ
リ空間より大きいメモリアドレスを設定し、データ読み
出し又は書き込みを実行しようとすると、データ記憶装
置のメモリに必要としない上位余剰アドレス端子のいず
れかが、アクティブとなり、その信号によってデータ記
憶装置内のメモリの制御信号（例ば、リード、ライト、
チップセレクト信号等）をノンアクティブにし、データ
記憶装置のメモリのデータを読み出し又は書き込みを禁
止することができる。
以下に図面を参照して本発明の詳細な説明する。
第１図は本発明の実施例におけるデータ記憶装置電気回
路図であり、１の電子機器と連結するデータ記憶装置の
連結端子部、２のＲＡＭ Ｉ Ｃ３〜４のＯＲ回路で構
成されている。２のＲＡＭ Ｉ Ｃは８１９２ワード×
８ビツトのＣＭＯＳスタティックＲＡＭであり、Ａｏ〜
Ａ１□の１３本のアドレス入力と、Ｄｏ〜Ｄ７の８本の
データ人・出力、表１の動作モードに示すＲ／Ｗ （リ
ード・ライトコントロール入力）、σ１（アウトプット
イネーブル入力）、ＣＥｌ、Ｃ８４（チッチイネーブル
信号）、電源電圧Ｖｏ（＋及びＧＮＤによって構成され
ている。
路図であり、１の電子機器と連結するデータ記憶装置の
連結端子部、２のＲＡＭ Ｉ Ｃ３〜４のＯＲ回路で構
成されている。２のＲＡＭ Ｉ Ｃは８１９２ワード×
８ビツトのＣＭＯＳスタティックＲＡＭであり、Ａｏ〜
Ａ１□の１３本のアドレス入力と、Ｄｏ〜Ｄ７の８本の
データ人・出力、表１の動作モードに示すＲ／Ｗ （リ
ード・ライトコントロール入力）、σ１（アウトプット
イネーブル入力）、ＣＥｌ、Ｃ８４（チッチイネーブル
信号）、電源電圧Ｖｏ（＋及びＧＮＤによって構成され
ている。
表 １ 動作モード
ネ ：Ｈｏｒ Ｌ
ｌのデータ記憶装置の連結端子部は、実施例の電子機器
が６４ＫＢのアドレス空間であるため、Ａ０〜Ａ Ｉ
５の１６本のアドレス端子と、Ｄ０〜Ｄ７の８本のデー
タ端子と２の８ＫＢＲＡＭＩＣに必要な信号ＣＥＩ、Ｒ
／Ｗ、ＯＥ 、 Ｖ ｎｏ、 Ｇ Ｎ Ｄ（Ｃ８４は本
実施例ではＶＤＤと接結し、電子機器とデータ記憶装置
を接続した状態では常にアクティブ状態にしている。）
と、ＣＲ２（後に説明する）の各端子を有する。３〜５
のＯＲ回路は２人力ＯＲ回路であり、３の入力は１の連
結端子のＡ口、Ａ１４に接続され、４の入力は３の出力
と１の連結端子のＡ ＋ ｓに接続され、５の入力は４
の出力と、１の連結端子のＣ翌１に接続されている。ま
な４の出力は１の連結端子ＣＥ３にも接続されている。
が６４ＫＢのアドレス空間であるため、Ａ０〜Ａ Ｉ
５の１６本のアドレス端子と、Ｄ０〜Ｄ７の８本のデー
タ端子と２の８ＫＢＲＡＭＩＣに必要な信号ＣＥＩ、Ｒ
／Ｗ、ＯＥ 、 Ｖ ｎｏ、 Ｇ Ｎ Ｄ（Ｃ８４は本
実施例ではＶＤＤと接結し、電子機器とデータ記憶装置
を接続した状態では常にアクティブ状態にしている。）
と、ＣＲ２（後に説明する）の各端子を有する。３〜５
のＯＲ回路は２人力ＯＲ回路であり、３の入力は１の連
結端子のＡ口、Ａ１４に接続され、４の入力は３の出力
と１の連結端子のＡ ＋ ｓに接続され、５の入力は４
の出力と、１の連結端子のＣ翌１に接続されている。ま
な４の出力は１の連結端子ＣＥ３にも接続されている。
５の出力は２の８ＫＢＲＡＭＩＣのＣＥＩに接続されて
いる。そして上記の１の連結端子のＡ１１〜Ａ１５、Ｃ
Ｈ２、ＣＥＩ以外の端子は２の８ＫＢＲＡＭＩＣのそれ
ぞれの信号に接続されている。
いる。そして上記の１の連結端子のＡ１１〜Ａ１５、Ｃ
Ｈ２、ＣＥＩ以外の端子は２の８ＫＢＲＡＭＩＣのそれ
ぞれの信号に接続されている。
第２図は実施例のデータ記憶装置外形図であり、６〜９
はそれぞれデータ記憶装置の正面、側面、裏面、前側面
である。１１は連結端子で１の連結端子が横、−列に並
んでいる。第３図は実施例のデータ記憶装置と電子機器
との接結方向図であり、１３がデータ記憶装置、１４が
、電子機器である。
はそれぞれデータ記憶装置の正面、側面、裏面、前側面
である。１１は連結端子で１の連結端子が横、−列に並
んでいる。第３図は実施例のデータ記憶装置と電子機器
との接結方向図であり、１３がデータ記憶装置、１４が
、電子機器である。
１４の電子機器は本実施例では一般にハンドルベルトコ
ンピュータなどと呼ばれている小型携帯コンピュータで
１３のカード型のデータ記憶装置を１５のスロットから
差しこむと、第２図の１０の端子カバーが後方へ開き、
１１の連結端子と１４の電子機器の信号端子が接結され
るようになっている。
ンピュータなどと呼ばれている小型携帯コンピュータで
１３のカード型のデータ記憶装置を１５のスロットから
差しこむと、第２図の１０の端子カバーが後方へ開き、
１１の連結端子と１４の電子機器の信号端子が接結され
るようになっている。
第１図にもどり、動作を説明する。第３図のようにデー
タ記憶装置と電子機器を接結し、電子機器がデータ記憶
装置のメモリを使用する場合、電子機器から２の８ＫＢ
ＲＡＭＩＣからみると余剰のＡＩ３〜Ａ ＋ ｓのいず
れかへ“Ｈｉｇｈ”レベルの信号が送られる。すなわち
アドレス２０００ＨＥＸ番地〜Ｆ Ｆ Ｆ Ｆ ＨＥ
Ｘ番地が設定されると、４のＯＲ回路出力は“Ｈｌｇｈ
”レベルとなり、ＣＥ３端子へその状態を出力する。ま
た５のＯＲ回路出力も“Ｈｉｇｈ”レベルとなり、２の
８ＫＢＲＡＭＩＣのσ■］が“Ｈｉｇｈ”レベルとなり
、動作モードはスタンドバイとなる。この状態では２の
８ＫＢＲＡＭ Ｉ Ｃへデータを書き込むことは禁止さ
れ、またＤ０〜Ｄ７は高インピーダンスとなるため、読
み込みの場合には、電子機器のデータ信号線の状態にな
る（データ記憶装置側のデータ信号線に抵抗でプルダウ
ン又はプルアップすることも可能）、またＣＨ２を電子
機器がチエツクすることで、電子機器がデータ記憶”装
置のメモリ容量以上の読み又は書きを行っていることを
知ることが容易にできる。逆に電子機器から２の８ＫＢ
ＲＡＭＩＣからみると余剰のＡＩ３〜Ａｌｌのいずれへ
も、“Ｈｉｇｈ”レベルの信号が送られてこない、すな
わち、アドレス０番地〜ＩＦＦＦＨＥＸ番地が設定され
た場合ｔよＣＨ２は常に“Ｌｏｗ”レベルであり、２の
８ＫＢＲＡＭＩ ＣのＣ丁］は、電子機器からのσπ］
信号によってのみ制御され通常のデータ読み又は書き込
みが行える。 尚、本実緒例は一例であり、余剰アドレ
ス端子からの接続構造は他にも考えられる。またメモリ
も８ＫＢＲＡＭＩＣ以外のメモリも可能であり、電子機
器への連結方法も実施例のような物理的接触方法以外に
も、磁気、光などの信号伝達方法も可能である。
タ記憶装置と電子機器を接結し、電子機器がデータ記憶
装置のメモリを使用する場合、電子機器から２の８ＫＢ
ＲＡＭＩＣからみると余剰のＡＩ３〜Ａ ＋ ｓのいず
れかへ“Ｈｉｇｈ”レベルの信号が送られる。すなわち
アドレス２０００ＨＥＸ番地〜Ｆ Ｆ Ｆ Ｆ ＨＥ
Ｘ番地が設定されると、４のＯＲ回路出力は“Ｈｌｇｈ
”レベルとなり、ＣＥ３端子へその状態を出力する。ま
た５のＯＲ回路出力も“Ｈｉｇｈ”レベルとなり、２の
８ＫＢＲＡＭＩＣのσ■］が“Ｈｉｇｈ”レベルとなり
、動作モードはスタンドバイとなる。この状態では２の
８ＫＢＲＡＭ Ｉ Ｃへデータを書き込むことは禁止さ
れ、またＤ０〜Ｄ７は高インピーダンスとなるため、読
み込みの場合には、電子機器のデータ信号線の状態にな
る（データ記憶装置側のデータ信号線に抵抗でプルダウ
ン又はプルアップすることも可能）、またＣＨ２を電子
機器がチエツクすることで、電子機器がデータ記憶”装
置のメモリ容量以上の読み又は書きを行っていることを
知ることが容易にできる。逆に電子機器から２の８ＫＢ
ＲＡＭＩＣからみると余剰のＡＩ３〜Ａｌｌのいずれへ
も、“Ｈｉｇｈ”レベルの信号が送られてこない、すな
わち、アドレス０番地〜ＩＦＦＦＨＥＸ番地が設定され
た場合ｔよＣＨ２は常に“Ｌｏｗ”レベルであり、２の
８ＫＢＲＡＭＩ ＣのＣ丁］は、電子機器からのσπ］
信号によってのみ制御され通常のデータ読み又は書き込
みが行える。 尚、本実緒例は一例であり、余剰アドレ
ス端子からの接続構造は他にも考えられる。またメモリ
も８ＫＢＲＡＭＩＣ以外のメモリも可能であり、電子機
器への連結方法も実施例のような物理的接触方法以外に
も、磁気、光などの信号伝達方法も可能である。
以上説明したように、本発明によれば、電子機器がデー
タ記憶装置のメモリ容量を予め、知らなくとも、最悪デ
ータの二重書きによる破壊や、他のアドレスのデータを
読み取ることがなくなり、連結端子の形状を同じにして
おくことによって種々のメモリー容量のデータ記憶装置
を容易に使うことができる。また電子機器の動作仕様、
例ば、あるアドレスにデータを書き、次に同じアドレス
でデータを読みそのデータが書き込みのデータと等しい
かを見るなどのような仕様と組み合せることによって、
容易にデータ記憶装置の容量もチエツクできる。
タ記憶装置のメモリ容量を予め、知らなくとも、最悪デ
ータの二重書きによる破壊や、他のアドレスのデータを
読み取ることがなくなり、連結端子の形状を同じにして
おくことによって種々のメモリー容量のデータ記憶装置
を容易に使うことができる。また電子機器の動作仕様、
例ば、あるアドレスにデータを書き、次に同じアドレス
でデータを読みそのデータが書き込みのデータと等しい
かを見るなどのような仕様と組み合せることによって、
容易にデータ記憶装置の容量もチエツクできる。
第１図は本発明の実施例のデータ記憶装置電気回路図、
第２図は本発明の実施例のデータ記憶装置外形図、第３
図は本発明の実施例のデータ記憶装置と電子機器との接
続方法図。 １・・・・データ記憶装置の連結端子部２・・・・８Ｋ
ＢＲＡＭＩＣ ３〜５・・ＯＲ回路 ６・・・・データ記憶装置正面図 ７・・・・データ記憶装置側面図 ８・・・・データ記憶装置裏面図 ９・・・・データ記憶装置前側面図 １０・・・・端子カバー １１・・・・連結端子 １２・・・・取手 １３・・・・データ記憶装置 １４・・・・電子機器 １５・・・・電子機器のスロット （データ記憶装置との連結口） 以上 第１図
第２図は本発明の実施例のデータ記憶装置外形図、第３
図は本発明の実施例のデータ記憶装置と電子機器との接
続方法図。 １・・・・データ記憶装置の連結端子部２・・・・８Ｋ
ＢＲＡＭＩＣ ３〜５・・ＯＲ回路 ６・・・・データ記憶装置正面図 ７・・・・データ記憶装置側面図 ８・・・・データ記憶装置裏面図 ９・・・・データ記憶装置前側面図 １０・・・・端子カバー １１・・・・連結端子 １２・・・・取手 １３・・・・データ記憶装置 １４・・・・電子機器 １５・・・・電子機器のスロット （データ記憶装置との連結口） 以上 第１図
Claims (1)
- 一定容量のメモリと、電子機器から着脱自在な信号連結
端子を有するデータ記憶装置において、該信号連結端子
は、少なくとも該メモリに必要なアドレス信号線以上の
余剰アドレス端子を有し、該余剰アドレス端子を該メモ
リの制御信号とすることを特徴とするデータ記憶装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1621188A JPH01191955A (ja) | 1988-01-27 | 1988-01-27 | データ記憶装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1621188A JPH01191955A (ja) | 1988-01-27 | 1988-01-27 | データ記憶装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH01191955A true JPH01191955A (ja) | 1989-08-02 |
Family
ID=11910191
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1621188A Pending JPH01191955A (ja) | 1988-01-27 | 1988-01-27 | データ記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH01191955A (ja) |
-
1988
- 1988-01-27 JP JP1621188A patent/JPH01191955A/ja active Pending
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