JPH06139788A - デ−タ記憶保持回路 - Google Patents

Abstract

(57)【要約】 【目的】 高速な、集積回路にした場合に占有面積の小
さなデ−タ記憶保持回路を提供する。 【構成】 クロック信号/CK が´Ｌ´レベルのとき、イ
ンバ−タ２３の出力は´Ｈ´レベル、インバ−タ２４の
出力は´Ｌ´レベルとなり、デ−タ伝送ゲ−ト４と６が
導通状態となる。これにより、デ−タＤは記憶部１１に
伝送され逆相で記憶保持される。次に、クロック信号/C
K が´Ｈ´レベルに変化すると、インバ−タ２３の出力
は´Ｌ´レベル、インバ−タ２４の出力は´Ｈ´レベル
となり、デ−タ伝送ゲ−ト５が導通状態となる。これに
より、記憶部１１のデ−タが記憶部１２に伝送され逆相
で記憶保持される。さらに、クロック信号/CK が´Ｌ´
レベルに変化すると、インバ−タ２３の出力は´Ｈ´レ
ベル、インバ−タ２４の出力は´Ｌ´レベルとなり、デ
−タ伝送ゲ−ト４と６が導通状態、デ−タ伝送ゲ−ト５
が非導通状態となる。これにより記憶部１２のデ−タが
記憶部１３に伝送され、逆相で記憶保持される。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、デ−タ記憶保持回路に
関するものである。

【０００２】

【従来の技術】入力Ｄなる信号がクロックCKの立ち上が
りに対して前後に変動する可能性がある場合において、
この入力Ｄの値をクロックCKの立ち上がりで記憶保持し
たい場合、この入力Ｄを一度クロックCKの立ち下がりで
記憶保持しておいてから、CKの立ち上がりで該記憶保持
した値を出力する回路構成を採用する場合が多い。

【０００３】図２は上記考えに基づいた従来のデ−タ保
持回路を示す図である。この回路は第１のＤフリップフ
ロップ（ＤＦＦ２）と第２のＤフリップフロップ（ＤＦ
Ｆ３）とから構成されている。ＤＦＦ２は第１の伝送ゲ
−ト７、第１の記憶部１５、インバ−タ１６、第２の伝
送ゲ−ト８、第２の記憶部１７、インバ−タ１８、２
５、２６より構成されている。ＤＦＦ３もＤＦＦ２と同
様に、第１の伝送ゲ−ト９、第１の記憶部１９、インバ
−タ２０、第２の伝送ゲ−ト１０、第２の記憶部２１、
インバ−タ２２、２７、２８から構成されている。ＤＦ
Ｆ２のインバ−タ１８の出力Ｅは、ＤＦＦ３の伝送ゲ−
ト９の入力に接続されている。入力端子２９（デ−タ
Ｄ）はＤＦＦ２の第１の伝送ゲ−ト７の入力に接続され
ている。入力端子３０（クロック/CK ）はＤＦＦ２のイ
ンバ−タ２５の入力に接続されている。入力端子３１
（クロックCK）はＤＦＦ３のインバ−タ２７の入力に接
続されている。出力端子３２（出力Ｑ）はＤＦＦ３のイ
ンバ−タ２２の出力に接続されている。 次に、このデ
−タ保持回路の動作を説明する。ＤＦＦ２において、ク
ロック /CK が´Ｌ´レベル（Ｌow レベル）になると
する。第１のデ−タ伝送ゲ−ト７は導通状態、第２のデ
−タ伝送ゲ−ト８は非導通状態になる。デ−タ入力端子
２９に与えられたデ−タＤの値が第１の記憶部１５によ
って記憶保持される。次に、クロック/CK が´Ｈ´レベ
ル（Ｈigh レベル）に変化すると、第１のデ−タ伝送
ゲ−ト７は非導通状態、第２のデ−タ伝送ゲ−ト８は導
通状態になり、第１の記憶部１５で先に保持された値は
継続して記憶保持され、第１の記憶部１５に記憶保持さ
れている値が第２の記憶部１７によって記憶保持され
る。ＤＦＦ３においても、ＤＦＦ２と同様な動作をす
る。

【０００４】図３は、上記動作を示すタイミング図であ
る。クロックCK、/CK およびデ−タＤを図に示すタイミ
ングで入力すると、信号Ｅおよび出力Ｑは図のようなタ
イミングで変化する。デ−タＤはクロックCKの立ち上が
り付近で´０´、´１´、´２´、・・・と変化させる
と、出力Ｑは次のクロックCKの立ち上がりで´０´、´
１´、´２´、・・・と変化する。

【０００５】以上の動作により、Ｄフリップフロップの
２段接続によるデ−タ記憶保持回路が構成される。

【０００６】

【発明が解決しようとする課題】上記の従来による回路
構成では、クロックCKが´Ｌ´レベルの期間（クロック
/CK が´Ｈ´レベルの期間）において、ＤＦＦ２の第２
のデ−タ伝送ゲ−ト８および、ＤＦＦ３の第１のデ−タ
伝送ゲ−ト９は導通状態となり、インバ−タ１６の出力
が記憶部１７、１９に記憶保持される。すなわち、ＤＦ
Ｆ２の第２のデ−タ伝送ゲ−ト８および、記憶部１７、
インバ−タ１８の構成要素は、ＤＦＦ３の第１のデ−タ
伝送ゲ−ト９および、記憶部１９、インバ−タ２０の構
成要素と等しい動作をすることになる。このように回路
の一部が冗長になるため、素子数が多くなり、集積回路
にした場合、占有面積が大きくなるという問題がある。
また、この回路構成でのクリティカルパスはＤＦＦ２の
第２のデ−タ伝送ゲ−ト８からＤＦＦ３の第２のデ−タ
伝送ゲ−ト１０までの長い経路となり、この部分が高速
動作の障害となっている。

【０００７】本発明の目的は、このような問題に鑑みな
されたものであり、高速な、集積回路にした場合に占有
面積の小さなデ−タ記憶保持回路を提供することにあ
る。

【０００８】

【課題を解決するための手段】本発明のデ−タ記憶保持
回路は、入力にデ−タを受容する第１のデ−タ伝送ゲ−
トと、前記第１のデ−タ伝送ゲ−トの出力に入力が接続
されている第１のデ−タ記憶回路と、前記第１のデ−タ
記憶回路の出力に入力が接続されている第２のデ−タ伝
送ゲ−トと、前記第２のデ−タ伝送ゲ−トの出力に入力
が接続されている第２のデ−タ記憶回路と、前記第２の
デ−タ記憶回路の出力に入力が接続されている第３のデ
−タ伝送ゲ−トと、前記第３のデ−タ伝送ゲ−トの出力
に入力が接続されている第３のデ−タ記憶回路と、前記
第２のデ−タ伝送ゲ−トを導通状態または非導通状態に
する第１の制御信号を発生する手段と、前記第１と前記
第３のデ−タ伝送ゲ−トを前記第２のデ−タ伝送ゲ−ト
とは相補的に導通状態または非導通状態にする第２の制
御信号を発生する手段とを備えたことを特徴とする。

【０００９】

【作用】クロック信号/CK が´Ｌ´レベルのとき、イン
バ−タ２３の出力は´Ｈ´レベル、インバ−タ２４の出
力は´Ｌ´レベルとなり、デ−タ伝送ゲ−ト４と６が導
通状態、デ−タ伝送ゲ−ト５が非導通状態となる。これ
により、デ−タＤは記憶部１１に伝送され逆相で記憶保
持される。このときデ−タ伝送ゲ−ト５は非導通状態と
なっているので、記憶部１２のデ−タ内容は変化しな
い。次に、クロック信号/CK が´Ｈ´レベルに変化する
と、インバ−タ２３の出力は´Ｌ´レベル、インバ−タ
２４の出力は´Ｈ´レベルとなり、デ−タ伝送ゲ−ト４
と６が非導通状態、デ−タ伝送ゲ−ト５が導通状態とな
る。これにより、記憶部１１のデ−タが記憶部１２に伝
送され逆相で記憶保持される。このときデ−タ伝送ゲ−
ト４および６は非導通状態になっているので、記憶部１
１および１３のデ−タ内容は変化しない。さらに、クロ
ック信号/CK が´Ｌ´レベルに変化すると、インバ−タ
２３の出力は´Ｈ´レベル、インバ−タ２４の出力は´
Ｌ´レベルとなり、デ−タ伝送ゲ−ト４と６が導通状
態、デ−タ伝送ゲ−ト５が非導通状態となる。これによ
り記憶部１２のデ−タが記憶部１３に伝送され、逆相で
記憶保持される。同時にデ−タＤは記憶部１１に伝送さ
れ逆相で記憶保持される。このときデ−タ伝送ゲ−ト５
は非導通状態になっているので、記憶部１２のデ−タ内
容は変化しない。記憶部１３に記憶保持されているデ−
タは、インバ−タ１４により反転されデ−タＱとして出
力される。

【００１０】

【実施例】次に本発明の実施例について図面を参照して
詳細に説明する。図１は本発明のＣＭＯＳ型デ−タ記憶
保持回路の実施例である。本発明によるデ−タ記憶保持
回路ＤＦＦ１は、デ−タ伝送ゲ−ト４〜６、記憶部１１
〜１３、デ−タ出力部１４、制御信号発生回路２３およ
び２４から構成されている。

【００１１】デ−タ伝送ゲ−ト４は、ＰチャネルＭＯＳ
トランジスタ４ｐおよびＮチャネルＭＯＳトランジスタ
４ｎから構成され、デ−タ伝送ゲ−ト５は、Ｐチャネル
ＭＯＳトランジスタ５ｐおよびＮチャネルＭＯＳトラン
ジスタ５ｎから構成され、デ−タ伝送ゲ−ト６は、Ｐチ
ャネルＭＯＳトランジスタ６ｐおよびＮチャネルＭＯＳ
トランジスタ６ｎから構成される。デ−タ伝送ゲ−ト４
〜６においては、ＰチャネルＭＯＳトランジスタおよび
ＮチャネルＭＯＳトランジスタの一方の両方向性端子ど
うしが入力端子となり、他方の両方向性端子どうしが出
力端子となる。記憶部１１はインバ−タ１１ａおよびイ
ンバ−タ１１ｂから構成され、記憶部１２はインバ−タ
１２ａおよび１２ｂから構成され、記憶部１３はインバ
−タ１３ａおよび１３ｂから構成されている。記憶部１
１〜１３においては、一方のインバ−タの入力に他方の
インバ−タの出力が接続されて入力端子となり、一方の
インバ−タの出力に他方のインバ−タの入力が接続され
て出力端子となる。

【００１２】デ−タ出力部は、インバ−タ１４で構成さ
れている。制御信号発生回路は、インバ−タ２３および
インバ−タ２４から構成されている。

【００１３】デ−タ入力端子３３（デ−タＤ）はデ−タ
伝送ゲ−ト４の入力端子に接続されている。デ−タ伝送
ゲ−ト４の出力端子は、記憶部１１の入力端子に接続さ
れており、記憶部１１の出力端子は、デ−タ伝送ゲ−ト
５の入力端子に接続されている。デ−タ伝送ゲ−ト５の
出力端子は、記憶部１２の入力端子に接続されており、
記憶部１２の出力端子は、デ−タ伝送ゲ−ト６の入力端
子に接続されている。デ−タ伝送ゲ−ト６の出力端子
は、記憶部１３の入力端子に接続されており、記憶部１
３の出力端子は、デ−タ出力部の入力に接続されてい
る。デ−タ出力部１４の出力は、デ−タ出力端子３５
（デ−タＱ）に接続されている。クロック信号入力端子
３４（クロック/CK ）はインバ−タ２３の入力に接続さ
れている。インバ−タ２３の出力は、インバ−タ２４の
入力および、ＮチャネルＭＯＳトランジスタ４ｎ、Ｐチ
ャネルＭＯＳトランジスタ５ｐ，ＮチャネルＭＯＳトラ
ンジスタ６ｎのそれぞれのゲ−ト端子に接続されてい
る。インバ−タ２４の出力はＰチャネルＭＯＳトランジ
スタ４ｐ，ＮチャネルＭＯＳトランジスタ５ｎ，Ｐチャ
ンネルＭＯＳトランジスタ６ｐのそれぞれのゲ−ト端子
に接続されている。

【００１４】次に、本発明のデ−タ記憶保持回路の動作
について説明する。 クロック信号/CK が´Ｌ´レベル
のとき、インバ−タ２３の出力は´Ｈ´レベル、インバ
−タ２４の出力は´Ｌ´レベルとなり、デ−タ伝送ゲ−
ト４と６が導通状態、デ−タ伝送ゲ−ト５が非導通状態
となる。これにより、デ−タＤは記憶部１１に伝送され
逆相で記憶保持される。このときデ−タ伝送ゲ−ト５は
非導通状態となっているので、記憶部１２のデ−タ内容
は変化しない。次に、クロック信号/CK が´Ｈ´レベル
に変化すると、インバ−タ２３の出力は´Ｌ´レベル、
インバ−タ２４の出力は´Ｈ´レベルとなり、デ−タ伝
送ゲ−ト４と６が非導通状態、デ−タ伝送ゲ−ト５が導
通状態となる。これにより、記憶部１１のデ−タが記憶
部１２に伝送され逆相で記憶保持される。このときデ−
タ伝送ゲ−ト４および６は非導通状態になっているの
で、記憶部１１および１３のデ−タ内容は変化しない。
さらに、クロック信号/CK が´Ｌ´レベルに変化する
と、インバ−タ２３の出力は´Ｈ´レベル、インバ−タ
２４の出力は´Ｌ´レベルとなり、デ−タ伝送ゲ−ト４
と６が導通状態、デ−タ伝送ゲ−ト５が非導通状態とな
る。これにより記憶部１２のデ−タが記憶部１３に伝送
され、逆相で記憶保持される。同時にデ−タＤは記憶部
１１に伝送され逆相で記憶保持される。このときデ−タ
伝送ゲ−ト５は非導通状態になっているので、記憶部１
２のデ−タ内容は変化しない。記憶部１３に記憶保持さ
れているデ−タは、インバ−タ１４により反転されデ−
タＱとして出力される。クロックCKおよび/CK 、入力デ
−タＤ、出力デ−タＱのそれぞれのタイミングについて
は、図３に示すものと同様である。これらの動作によ
り、図１で示す本発明の実施例によるデ−タ記憶保持回
路は、図２で示した従来例によるデ−タ記憶保持回路と
等しい機能を有している。

【００１５】この実施例によれば、従来例と比較して、
デ−タ伝送ゲ−トと記憶部、制御信号発生回路を省略あ
るいは簡略化できるので回路を構成する素子数を減らす
ことが可能となる。さらに、回路のクリティカルパス
が、デ−タ伝送ゲ−ト４の入力からデ−タ伝送ゲ−ト５
の入力まで、あるいは、デ−タ伝送ゲ−ト５の入力から
デ−タ伝送ゲ−ト６の入力までと短くなるので、より高
速な動作が可能になる。この実施例では、クロック信号
入力端子３４にクロック/CK が与えられているが、これ
は特に逆相のクロックに限定せず、正相のクロックCKで
あっても同様の効果がある。

【００１６】

【発明の効果】以上説明したように本発明のデ−タ記憶
保持回路は、入力にデ−タを受容する第１のデ−タ伝送
ゲ−トと、前記第１のデ−タ伝送ゲ−トの出力に入力が
接続されている第１のデ−タ記憶回路と、前記第１のデ
−タ記憶回路の出力に入力が接続されている第２のデ−
タ伝送ゲ−トと、前記第２のデ−タ伝送ゲ−トの出力に
入力が接続されている第２のデ−タ記憶回路と、前記第
２のデ−タ記憶回路の出力に入力が接続されている第３
のデ−タ伝送ゲ−トと、前記第３のデ−タ伝送ゲ−トの
出力に入力が接続されている第３のデ−タ記憶回路と、
前記第２のデ−タ伝送ゲ−トを導通状態または非導通状
態にする第１の制御信号を発生する手段と、前記第１と
前記第３のデ−タ伝送ゲ−トを前記第２のデ−タ伝送ゲ
−トとは相補的に導通状態または非導通状態にする第２
の制御信号を発生する手段とを備えたことを特徴とす
る。従って、処理速度の高速な、集積回路にした場合、
占有面積の小さなデ−タ記憶保持回路を提供することが
できる。

【図面の簡単な説明】

【図１】本発明によるデ−タ記憶保持回路の実施例を示
す回路図である。

【図２】従来例によるデ−タ記憶保持回路を示す回路図
である。

【図３】入出力デ−タのタイミングを示す図である。

【符号の説明】

４、５、６ デ−タ伝送ゲ−ト １１、１２、１３ 記憶部 ３３ デ−タ入力端子 ３４ クロック入力端子 ３５ デ−タ出力端子

Claims (1)

【特許請求の範囲】
1. 【請求項１】 入力にデ−タを受容する第１のデ−タ伝
   送ゲ−トと、前記第１のデ−タ伝送ゲ−トの出力に入力
   が接続されている第１のデ−タ記憶回路と、前記第１の
   デ−タ記憶回路の出力に入力が接続されている第２のデ
   −タ伝送ゲ−トと、前記第２のデ−タ伝送ゲ−トの出力
   に入力が接続されている第２のデ−タ記憶回路と、前記
   第２のデ−タ記憶回路の出力に入力が接続されている第
   ３のデ−タ伝送ゲ−トと、前記第３のデ−タ伝送ゲ−ト
   の出力に入力が接続されている第３のデ−タ記憶回路
   と、前記第２のデ−タ伝送ゲ−トを導通状態または非導
   通状態にする第１の制御信号を発生する手段と、前記第
   １と前記第３のデ−タ伝送ゲ−トを前記第２のデ−タ伝
   送ゲ−トとは相補的に導通状態または非導通状態にする
   第２の制御信号を発生する手段とを備えたことを特徴と
   するデ−タ記憶保持回路。