JPH0119593B2 - - Google Patents

Description

【発明の詳細な説明】

この発明は効果付加装置に関し、特にデイジタ
ルメモリおよびデイジタル演算回路を用いて電子
楽器等から発生されるデイジタル楽音信号に対し
ビブラート効果あるいは残響効果など所望の複数
の効果を簡単に付加し得るようにした効果付加装
置に関するものである。 従来、電子楽器等から発生される楽音信号に対
してビブラート、コーラス、アンサンブル（シー
フオニツク・コーラス）、残響効果等の効果を付
加する効果付加装置がある。ところが、このよう
な効果付加装置において同一の楽音信号に対して
複数の効果を付加する場合、各効果に対応して独
立した効果付加回路を設けているため、規模が大
きくなるという欠点を有していた。 また、この場合の効果の付加はBBD（Bucket
Brigade Device）やCCD（Charge Coupled
Device）などのアナログ遅延素子を用いて行な
うものが多いため、効果特性の変更が困難である
とともに、得られる効果音のＳ／Ｎ比が悪いとい
う欠点を有していた。また、楽音信号がデイジタ
ル信号化されている電子楽器に応用するために
は、デイジタル楽音信号をDA変換器によりアナ
ログ信号に一旦変換した後効果付加装置に入力し
なければならないため、カツトオフが急峻なフイ
ルタが必要となり、さらにこのフイルタのために
回路の集積化が困難となり、規模が大きくなつて
しまう欠点を有していた。 この発明は上述した欠点に鑑みなされたもの
で、その目的はＳ／Ｎ比が良く、かつ効果特性の
変更が容易で、さらに複数の効果を小規模構成で
付加し得るようにした効果付加装置を提供するこ
とにある。 このためにこの発明は、楽音に付加するビブラ
ート、アンサンブル等の効果を選択設定するもの
であつて同時に複数の効果の選択が可能な効果選
択手段６０，７０と、 効果選択手段において選択可能な効果のそれぞ
れに対応した効果を楽音に付加するための制御プ
ログラムを複数記憶しており、効果選択手段で選
択された効果に対応する制御プログラムを出力す
る制御プログラムメモリと３００と、 演算手段４０２および複数のアドレスを有する
データメモリ１００を含む効果音形成手段と、 効果選択手段６０，７０において選択された効
果に対応する遅延時間に関するパラメータおよび
遅延時間に関するパラメータを制御プログラムメ
モリ３００の出力に従つて発生するパラメータ発
生手段２０と、 制御プログラムメモリ３００の出力および遅延
時間に関するパラメータに対する書き込み、読み
出し、アドレス指定のためのメモリ制御信号を出
力するとともに、制御プログラムメモリの出力に
基づき演算手段４０２に対する演算制御信号を出
力する制御手段３０３，３０４，３０５，３０
６，３０７，３０８，３０９とから構成され、 上記効果音形成手段では、メモリ制御信号に従
つてデータメモリ１００に対して入力されるデイ
ジタル楽音信号または演算制御信号に従つて演算
手段においてデータメモリ１００から読み出され
た信号と演算係数との所定の演算を行うことによ
りデイジタル楽音信号に対して効果選択手段にお
いて選択された効果を付加して出力することを特
徴とする効果音付加装置によつて、所望の複数の
効果の付加をデイジタル演算処理によつて時分割
的に行なうようにし、この場合のデイジタル演算
処理内容は各効果に対応したパラメータおよび制
御データにより自由に決定できるようにしたもの
である。 以下、図面を用いてこの発明を詳細に説明す
る。 まず、この発明においてビブラート、コーラス
などの変調効果を付加するに当つては、デイジタ
ルメモリとデイジタル演算回路とによつて所望の
変調効果に対応したデイジタルフイルタを制御プ
ログラムの指示により構築し、デイジタル符号化
された楽音信号をこのデイジタルフイルタに入力
する。そして、デイジタルフイルタ内の乗算係数
を変化させることにより出力信号周波数を変化さ
せることができることを利用し、上記デイジタル
フイルタの内部の乗算係数を、所望の変調効果に
対応して時間的に変化させるものである。 一方、残響効果を付加するに当つては、デイジ
タルメモリとデイジタル演算回路とによつて所望
の残響効果の特性に対応した残響音形成回路を制
御プログラムの指示により構築し、デイジタル符
号化された楽音信号をこの残響音形成回路に入力
する。この場合、例えばビブラート効果と残響効
果との組合せのように、複数の効果を付加するに
当つては入力デイジタル楽音信号の各サンプリン
グ周期内においてデイジタルフイルタと残響音形
成回路とを時分割で構築して複数の効果を時分割
処理で付加するものである。 説明の便宜上、デイジタルフイルタによつて所
望の変調効果を付加する場合の基本構成と、デイ
ジタルメモリを利用した残響音形成回路によつて
所望の残響効果を付加する場合の基本構成を先に
説明する。 第１図は所望の変調効果を付加するデイジタル
フイルタの基本構成を示す図であつて、全帯域通
過型のデイジタルフイルタDFと変調用係数発生
器MCGとから構成されている。デイジタルフイ
ルタDFには、加算器A₁およびA₂、乗算器M₁お
よびM₂、デイジタル楽音信号のサンプリング周
期T₀に等しい遅延時間を有する遅延素子DLとが
設けられている。 入力デイジタル楽音信号の振幅データｘ（ｔ）
（ｔは各サンプリング周期に対応したタイムスロ
ツトの番号０、１、２………を表わす。）を加算
入力（＋）とする加算器A₁の出力データは、遅
延素子DLの遅延入力および乗算器M₁の乗算入力
に供給されている。また、遅延素子DLの出力デ
ータは加算器A₂の加算入力（＋）に供給される
と共に、乗算器M₂において変調用係数Ｈが乗算
されて加算器A₁の減算入力（−）に帰還されて
いる。さらに、乗算器M₁の乗算入力に供給され
た加算器A₁の出力データは、乗算器M₁における
変調用係数Ｈが乗算されて加算器A₂の加算入力
（＋）に供給されている。そして、加算器A₂の出
力データは、変調用係数発生器MCGから発生さ
れた変調用係数Ｈの時間的変化に関連して位相
（周波数）で変調された、すなわち変調効果の付
与された振幅データｘ（ｔ）として出力されるよ
うに構成されている。この場合、遅延素子DLは
デイジタルメモリにより構成される。また、変調
用係数Ｈは「−１＜Ｈ＜１」の値に設定される。 このような構成において、加算器A₁の出力デ
ータｙ（ｔ）とすると、各部の出力データは次の
ように表わすことができる。 (a) 遅延素子DLの出力データ＝ｙ（ｔ−１） (b) 乗算器M₂の出力データ＝Ｈ・ｙ（ｔ−１） (c) 乗算器M₁の出力データ＝Ｈ・ｙ（ｔ） (d) 加算器A₂の出力データ＝Ｈ・ｙ（ｔ）＋ｙ
（ｔ−１） この場合、加算器A₁の出力データｙ（ｔ）は ｙ（ｔ）＝ｘ（ｔ）−Ｈ・ｙ（ｔ−１） となるため、加算器A₂の出力データＸ（ｔ）は最
終的には次のように表わすことができる。 Ｘ（ｔ）＝Ｈ・ｙ（ｔ）＋ｙ（ｔ−１） ＝Ｈ｛ｘ（ｔ）−Ｈ・ｙ（ｔ−１）｝＋ｙ（ｔ−１） ＝Ｈ・ｘ（ｔ）＋ｙ（ｔ−１）（１−H²） ……(1) ところで、上記第(1)式で示される出力データを
送出する第１図の回路の伝達関数Ｆ（Ｚ）は、 Ｆ（Ｚ）＝Z^-1−Ｈ／１−HZ^-1 ……(2) となる。従つて、周波数特性Ｆ（e^j〓）は、 Ｆ（e^j〓）＝ cosω−2H＋H²cosω−ｊ sinω（１−H²）／１−2Hc
osω＋H² ……(3) となる。ここで、振幅データｘ（ｔ）として、 ｘ（ｔ）＝cos（ω₀t）を加えたとすると、加算器
A₂の出力データＸ（ｔ）は、 Ｘ（ｔ）＝｜Ｆ（e^j〓⁰）｜cos（ω₀t＋θ） ……(4) となる。但し、 θ＝arg（Ｆ（e^j〓⁰）） ＝−tan（１−H²）sinω₀／cosω₀−2H＋H²cosω₀…
…(5) である。 一方、｜Ｆ（e^j〓⁰）｜＝１であるから、出力デー
タＸ（ｔ）は Ｘ（ｔ）＝cos（ω₀t＋θ） ……(6) となる。ここで、Ｈ＝K₀・sinωmtとすると、す
なわち係数Ｈを正弦波信号K₀・sinωmtに従つて
時間的に変化させると、出力信号Ｘ（ｔ）は Ｘ（ｔ）＝cos（ω₀t＋θ（ｔ）） ……(7) となる。そして、入力データｘ（ｔ）と出力デー
タＸ（ｔ）の周波数f〓、f_xに注目すると、 f〓＝ω₀ ……(8) f_x＝ω₀＋｛θ（ｔ）−θ（ｔ−１）｝……(9) となり、係数Ｈにより位相変調された出力データ
Ｘ（ｔ）を得ることができる。 第２図ａは、係数Ｈを0.9sinωmtとし、440Hz
の楽音データｘ（ｔ）を入力した場合の出力デー
タＸ（ｔ）の周波数変化を示す図であり、第２図
ｂは220Hzの振幅データｘ（ｔ）を入力した場合の
出力データＸ（ｔ）の周波数変化を示す図である。
これらの図から明らかなように、時間的に変化す
る係数Ｈにより位相変調された振幅データＸ（ｔ）
を得ることができる。 第３図は係数ＨをＨ＝０、Ｈ＞０、Ｈ＝＜０と
した場合に、入力データｘ（ｔ）の任意の周波数
に対する出力データＸ（ｔ）の位相ずれの特性を
示す図であつて、この図においては遅延素子DL
の遅延時間を１・T₀、２・T₀、３・T₀とした場
合の３つの条件の特性が示されている。なお、第
３図においてf_sは振幅データｘ（ｔ）のサンプリ
ング周波数である。 ところで、変調用係数Ｈを発生する変調用係数
発生器MCGは、第４図ａまたは第４図ｂに示す
ように構成することができる。すなわち、第４図
ａに示すように、複数の変調効果それぞれに対応
して所定の変調波形MWg（ｇ；変調効果の種類）
を記憶した変調波形メモリCMを設け、さらに、
効果指定スイツチSWから出力される変調効果の
種類を示す信号ｇによりクロツク発生器CGから
信号ｇに対応した周波数fgのクロツクパルスφg
を発生させる。そして、このクロツクパルスφg
をカウンタCTRにカウントさせ、該カウンタ
CTRから信号ｇに対応した変化速度のメモリア
ドレス信号ADRgを発生させ、この信号ADRgを
変調波形メモリCMの下位アドレス信号として供
給すると共に、信号ｇを変調波形メモリCMの上
位アドレス信号（変調波形の種類を指定する信
号）として供給する。これにより、スイツチSW
で指定した変調効果に対応して時間的に変化する
変調波形MWgを変調用係数Hgとして発生させる
ことができる。 また、第４図ｂに示すように、第４図ａのクロ
ツク発振器CGとカウンタCTRとから成る部分を
周波数ナンバメモリFNMとアキユムレータACC
により構成することができる。すなわち、各変調
効果の周波数を規定する周波数ナンバFg（数値デ
ータ）を記憶した周波数ナンバメモリFNMを設
け、該メモリからFNMからスイツチSWにより
指定された変調効果の種類に対応した周波数ナン
バFgを読出し、該ナンバFgをアキユムレータ
ACCに供給する。そして、この周波数ナンバFg
をアキユムレータACCにおいてクロツクパルス
によつて所定速度で累算し、ナンバFgに対応し
た繰返し周期の累算値ｑ・Fg（ｅ＝１、２、…
…）を形成し、該累算値ｑ・Fgを変調波形メモ
リCMの下位アドレス信号として供給する。これ
により、スイツチSWで指定した変調効果に対応
して時間的に変化する変調波形MWgを変調波形
メモリCMから変調用係数Hgとして発生させる
ことができる。この場合、基準の変調波形をメモ
リから発生させ、この変調波形に変調効果の種類
に対応した係数hgを乗じたものを変調用係数Hg
としてもよい。 なお、第１図に示した構成では、デイジタルフ
イルタDFを１次の全帯域通過型フイルタによつ
て構成しているが、さらに高次の全帯域通過型フ
イルタであつても良い。また、第５図ａに示すロ
ーパスフイルタ（又はハイパスフイルタ）、第５
図ｂに示す櫛型フイルタ、第５図ｃに示すラテイ
ス型フイルタ、第５図ｄに示す直接形FIRフイル
タなどのデイジタルフイルタの乗算器Ｍの係数を
変化させても第１図の場合と同様な変調効果を得
ることができる。 デイジタルメモリを用いた遅延回路の基本構成 デイジタルメモリに対し入力デイジタル楽音信
号の各サンプリングタイムにおける振幅データｘ
（ｔ）を時間経過に従つて順次記憶させるように
した場合時刻（ｔ−ｉ）で記憶した振幅データｘ
（ｔ−ｉ）をｉ時間経過した時刻ｔで読出すには、
サンプリング時刻がｔのときのアドレス情報
ADR（ｔ）に対し、ｉ時間の間に変化したアドレ
ス間隔ΔADRを次の第(10)式または第(11)式で示す
如く加算または減算し、時刻（ｔ−ｉ）におまる
アドレス情報ADR（ｔ−ｉ）を求め、このアドレ
ス情報ADR（ｔ−ｉ）をデイジタルメモリのアド
レス入力に与えれば良い。 ADR（ｔ−ｉ）＝ADR（ｔ）＋ΔADR ……(10) ADR（ｔ−ｉ）＝ADR（ｔ）−ΔADR ……(11) これによつて、時刻（ｔ−ｉ）で記憶された振
幅データｘ（ｔ−ｉ）を ｉ＝ΔADR×T₀ ……(12) で表わされるｉ時間遅れて読出すことができる。
すなわち、所望の遅延時間ｉに対応するアドレス
間隔ΔADRを遅延時間情報として与えれば、時
刻（ｔ−ｉ）で記憶された振幅データｘ（ｔ−ｉ）
をｉ時間遅れて読出すことができる。この場合、
上記第(10)式によつて時刻（ｔ−ｉ）におけるアド
レス情報ADR（ｔ−ｉ）を求めるものは、振幅デ
ータｘ（ｔ）を時間経過に伴つて高位アドレスか
ら低位アドレスへ向けて順次記憶させる場合に適
用される。また、第(11)式によるものは、振幅デー
タｘ（ｔ）を低位アドレスから高位アドレスへ向
けて順次記憶させる場合に適用される。 従つて、この発明で使用される遅延回路は、振
幅データｘ（ｔ）を順次記憶するデイジタルメモ
リDMと、上記第(10)式または第(11)式で示される読
出し用のアドレス情報ADR（ｔ−ｉ）を形成する
アドレス情報発生回路AGと、上記アドレス間隔
ΔADRを遅延時間情報DLDとして発生するデイ
レイレングスデータメモリDDMとが基本的に設
けられる。 第６図はこのような考え方に基づく遅延回路の
一例を示すブロツク図であつて、デイジタルメモ
リDM、アドレス情報発生回路AG、デイレイレ
ングスデータメモリDDM、乗算器Ｍを備えてい
る。 デイジタルメモリDMは、第８図のタイムチヤ
ートに示すように、入力デイジタル楽音信号の各
サンプリングタイムにおける振幅データｘ（ｔ）
を「０」〜「９」の各アドレスに高位アドレス
「９」側から低位アドレス「０」に向けて順に記
憶するものであり、例えばRAM（ランダムアク
セスメモリ）やシフトレジスタにより構成され
る。 このデイジタルメモリDMにおける振幅データ
ｘ（ｔ）の書込みアドレスおよび読出しアドレス
の指定は、アドレス情報発生回路AGによつて行
なわれる。すなわち、アドレス情報発生回路AG
はアドレスカウンタACと加算器ADとを備え、
サンプリング時刻の更新に伴つて値が更新される
書込みアドレス情報ADR（ｔ）、ADR（ｔ＋１）、
ADR（ｔ＋２）、……ADR（ｔ＋ｉ）を形成する
と共に、前述の第(10)式で表わされる読出しアドレ
ス情報ADR（ｔ−ｉ）を形成し、これらをデイジ
タルメモリDMのアドレス情報DM・ADRとして
出力する。すなわち、アドレスカウンタACは振
幅データｘ（ｔ）のサンプリング周期T₀に同期し
た周期T₀のクロツクパルスφをカウント（ダウ
ンカウント）し、そのカウント値を現在のサンプ
リング時刻ｔにおける振幅データｘ（ｔ）の書込
みアドレス情報ADR（ｔ）として出力し、この情
報ADR（ｔ）を加算器ADに供給する。一方、デ
イレイレングスデータメモリDDMは所望の遅延
時間ｉに対応する時間情報DLD（ΔADR＝ｉ／
T₀）を加算器ADの他の加算入力に供給する。す
ると、加算器ADは当該サンプリング時刻ｔにお
いて、まず前述の第(10)式で表わされる演算を行な
いその演算値をｉ時間前の振幅データｘ（ｔ−ｉ）
の読出しアドレス情報ADR（ｔ−ｉ）として出力
し、続いてアドレスカウンタACの出力情報ADR
（ｔ）をそのまま現在時刻ｔにおける振幅データ
ｘ（ｔ）の書込みアドレス情報ADR（ｔ）として
出力する。 これによつて、デイジタルメモリDMからは、
時刻ｔにおいて、ｉ時間前の時刻（ｔ−ｉ）で記
憶させた振幅データｘ（ｔ−ｉ）が読出されると
共に、現在時刻ｔにおける振幅データｘ（ｔ）が
アドレス情報ADR（ｔ）で指定されるアドレスに
記憶される。 このようにしてデイジタルメモリDMからｉ時
間遅れて読出された振幅データｘ（ｔ−ｉ）は、
乗算器Ｍにおいて振幅レベル制御用の係数Ｋが乗
算されてレベル制御される。そして、レベル制御
された振幅データＫ・ｘ（ｔ−ｉ）は図示しない
DA変換器によりアナログ信号に変換される。こ
のような動作は各サンプリング時刻毎に行なわれ
る。この結果、入力楽音よりｉ時間遅れた残響音
を発生させることができる。この場合、１つのサ
ンプリング時間において異なる複数の遅延時間情
報DLDを時分割で順次与えれば、同一サンプリ
ング時間内に遅延時間の異なる複数の残響音に関
する情報を取り出すことができる。この第６図に
示す遅延回路は、周囲の壁などの反射体への距離
の差によつて振幅レベルや遅延時間がランダムに
異なる複雑な残響特性の初期反射音を形成するた
めに利用される。 第７図は遅延回路の他の例を示すブロツク図で
あつて、この例の遅延回路はアドレス情報発生回
路AGのアドレスカウンタACをプリセツト型の
ダウンカウンタで構成する。そしてアドレスカウ
ンタACに対して所望の遅延時間ｉに対応する遅
延時間情報DLDをプリセツトしてこのプリセツ
ト値（DLD）からダウンカウント動作させるこ
とにより、該アドレスカウンタACから出力され
るアドレス情報ADR（ｔ）、ADR（ｔ＋１）、……
ADR（ｔ＋ｉ）の繰り返し周期が遅延時間情報
DLDにより指定される遅延時間と一致するよう
にし、現在時刻ｔにおける振幅データｘ（ｔ）に
記憶されるべきアドレスからｉ時間前に記憶させ
た振幅データｘ（ｔ−ｉ）を読出すようにしたも
のである。 換言すれば、デイジタルメモリDMが第７図の
如く10語で構成される場合には、アドレス間隔の
最大値が「10」となるため、最大で10・T₀時間
遅れた振幅データｘ（ｔ−10）を読出すことが可
能であるが、所望の遅延時間ｉを例えば６・T₀
とする場合、アドレスカウンタACの出力情報
DM・ADRを５、４、３、２、１、０、５、…
…０の繰り返しとし、デイジタルメモリDMにお
いて使用するアドレスの範囲を所望の遅延時間ｉ
（ｉ＝６・T₀）に対応して縮小し、現在時刻ｔに
おける振幅データｘ（ｔ）を書込もうとするアド
レスを、ちようどｉ時間前の振幅データｘ（ｔ−
ｉ）を書込んだアドレスに一致させ、現在時刻ｔ
における振幅データｘ（ｔ）を書込むべきアドレ
スからｉ時間前に書込んだ振幅データｘ（ｔ−ｉ）
を読出すようにしたものである。このために、こ
の第７図の遅延回路では、アドレスカウンタAC
の出力情報DM・ADRが「０」から「９」に変
化したことを検出し、この検出信号によりデイレ
イレングスデータメモリDDMから出力されてい
る時間情報DLDをアドレスカウンタACにプリセ
ツトする最大値検出回路MXDが設けられてい
る。 一方、この第７図の遅延回路は、現在時刻ｔに
おける振幅データｘ（ｔ）をそのままデイジタル
メモリDMに書込まず、ｉ時間前の振幅データｘ
（ｔ−ｉ）を所定割合いで帰還し、その帰還値
Ｋ・ｘ（ｔ−ｉ）と現在時刻ｔにおける振幅デー
タｘ（ｔ）との加算値を書込むようにしたもので
ある。このために、デイジタルメモリDMから読
出されたｉ時間前の振幅データｘ（ｔ−ｉ）に係
数Ｋを乗算してデイジタルメモリDMのデータ入
力側に帰還する乗算器Ｍと、乗算器Ｍの出力デー
タＫ・ｘ（ｔ−ｉ）と現在時刻ｔの振幅データｘ
（ｔ）とを加算し、その加算値「ｘ（ｔ）＋Ｋ・ｘ
（ｔ−ｉ）」をデイジタルメモリDMのデータ入力
に供給する加算器ADとが設けられている。 従つて、このように構成された遅延回路におい
ては、所望の遅延時間ｉを６・T₀とする場合、
アドレスカウンタACには該カウンタACの出力情
報DM・ADRが「０」から最大値（この例では
「９」）に変化した時点で、 DLD＝６−１＝５ で表わされる遅延時間情報DLDがプリセツトさ
れる。これによつて、アドレスカウンタACはサ
ンプリング時刻の進行に伴つて（サンプリング周
期T₀毎に）５、４、３、２、１、０、５、……
０という具合に変化するアドレス情報DM・
ADRを繰り返し出力するようになる。そして、
各サンプリング時刻においては、アドレス情報
DM・ADRで指定されるアドレスに記憶されて
いる１時間前の振幅データｘ（ｔ−ｉ）がまず読
出され、続いてこの読出しアドレスと同一アドレ
スに対しｉ時間前の振幅データｘ（ｔ−ｉ）と現
在時刻ｔの振幅データｘ（ｔ）とを所定割合いで
加算したデータ「ｘ（ｔ）＋Ｋ・ｘ（ｔ−ｉ）」が書
込まれる。 従つて、このように構成した遅延回路では、現
在のサンプリング時刻ｔにおける振幅データｘ
（ｔ）の書込みアドレスとｉ時間前の振幅データ
ｘ（ｔ−ｉ）の読出しアドレスとが同一で、かつ
ｉ時間前の振幅データｘ（ｔ−ｉ）が帰還されて
いるため、振幅レベルや遅延時間が規則的に変化
する残響音に関するデータを取り出すことができ
る。従つて、この実施例では、第７図に示す遅延
回路は規則的残響音特性の残響音を発生するため
に用いられている。 なお、振幅データに係数Ｋを乗算していくと、
最終的に得られる残響音に関するデータは元の振
幅データよりレベルが大きくなつてしまうため、
実際にはこの残響音に関するデータは減衰器を通
して残響音の出力部に導かれる。 この場合、係数Ｋを「−１＜Ｋ＜０」とするよ
うにすれば、減衰器を必要としない。 次に、第９図に示す残響音形成回路の機能ブロ
ツク図を用いて残響音の形成過程を説明する。 残響音の形成過程 まず、第９図の実施例における残響音の形成過
程は、振幅レベルおよび遅延時間がランダムに変
化する初期反射音を形成する過程と、この初期反
射音に続く、振幅レベルおよび遅延時間が規則的
に変化する残響音を形成する過程とに大別され
る。そして、ここではこれらの初期反射音および
残響音は互いに独立した遅延回路系列で形成する
ように構成されている。 第９図において、サンプリング周期T₀の入力
デイジタル楽音信号の振幅データｘ（ｔ）は第１
の遅延回路系列である初期反射音形成部１に供給
される。 初期反射音形成部１は、第６図に示した遅延回
路を利用したもので、2048語の記憶アドレスを有
するメモリＤ０と、現在のサンプリング時刻ｔに
おいて上記メモリＤ０から読出した互いに遅延時
間の異なるim時間（ｍ＝１〜10）前の10種類の
振幅データｘ（ｔ−t₁）、ｘ（ｔ−i₂）、……ｘ（ｔ−
i₁₀）に対して任意の振幅レベル制御用係数Km
（ｍ＝１〜10）を乗算する乗算器Ｍ１〜Ｍ１０と、
これら乗算器Ｍ１〜Ｍ１０の乗算値出力K₁・ｘ
（ｔ−i₁）、K₂・ｘ（ｔ−i₂）、……K₁₀・ｘ（ｔ−
i₁₀）の総和₁₀ 〓^m=1 Km・ｘ（ｔ−im）を求め、該総和
₁₀ 〓^m=1 Km・ｘ（ｔ−im）を現在時刻ｔにおける初期
反射音の瞬時値ECH（ｔ）として出力する加算器
SUM１とから構成されている。 なお、加算器SUM１は、上記総和₁₀ 〓^m=1 Km・ｘ
（ｔ−im）を次のサンプリング時刻（ｔ＋１）ま
で一時記憶するレジスタＲ０を内蔵している。 このような構成の初期反射音形成部１におい
て、現在時刻ｔの振幅データｘ（ｔ）は、メモリ
Ｄ０の2048語の記憶アドレスのうち現在時刻ｔに
対応したアドレスに書込まれる。次に、加算器
SUM１内のレジスタＲ０には前回のサンプリン
グ時刻（ｔ−１）における総和₁₀ 〓^m=1 Km・ｘ（ｔ−
１−im）が記憶されているため、このレジスタ
Ｒ０の内容がリセツトされる。次に、i_n時間前の
10種類の振幅データｘ（ｔ−i₁）〜ｘ（ｔ−i₁₀）の
うち、遅延時間i₁の振幅データｘ（ｔ−i₁）をメモ
リＤ０から読出すため、遅延時間i₁に対応するメ
モリＤ０のアドレスが指定され、該アドレスから
i₁時間前にサンプリングした振幅データｘ（ｔ−
i₁）が読出される。この場合、i₁時間前の振幅デ
ータｘ（ｔ−i₁）を読出すためのアドレスは前述
した第(10)式によつて求められる。 このようにして読出された遅延時間i₁の振幅デ
ータｘ（ｔ−i₁）は、乗算器Ｍ１に入力されこの
乗算器Ｍ１において遅延時間i₁の第１反射音
ECH₁に対応する振幅レベル制御用の係数K₁と乗
算される。そして、その乗算値K₁・ｘ（ｔ−i₁）
は加算器SUM１に入力され、レジスタＲ０の現
在値と加算され、その加算値はレジスタＲ０に再
び記憶される。この場合、レジスタＲ０の内容
は、現在時刻ｔの振幅データｘ（ｔ）の書込みの
直後にリセツトされているため、この時レジスタ
Ｒ０に書込まれる内容はデータK₁・ｘ（ｔ−i₁）
となる。 このようにして、遅延時間i₁の振幅データｘ
（ｔ−i₁）の読出し処理およびレベル制御処理が
終了すると、すなわち第１反射音ECH₁に関する
処理が終了すると、次に遅延時間i₂の第２反射音
ECH₂に関する振幅データｘ（ｔ−i₂）の読出処理
およびレベル制御処理が第１反射音ECH₁の形成
処理と同様にして行なわれる。この結果、加算器
SUM１内のレジスタＲ０には、第１反射音
ECH₁に関するデータK₁・ｘ（ｔ−i₁）と第２反
射音ECH₂に関するデータK₂・ｘ（ｔ−i₂）との
加算値「K₁・ｘ（ｔ−i₁）＋K₂・ｘ（ｔ−i₂）」が記
憶される。 このような処理は第３反射音ECH₃〜第10反射
音ECH₁₀についても同様に行なわれる。この結
果、レジスタＲ０には第１反射音ECH₁〜第10反
射音ECH₁₀に関する振幅データK₁・ｘ（ｔ−i₁）
〜K₁₀・ｘ（ｔ−i₁₀）の総和₁₀ 〓^m=1 Km・ｘ（ｔ−i_n）
が記憶される。そして、この総和₁₀ 〓^m=1 Km・ｘ（ｔ
−i_n）は第１反射音ECH₁〜第10反射音ECH₁₀か
らなる初期反射音の瞬時値ECH（ｔ）としてスイ
ツチ回路SWを介して出力される。 スイツチ回路SWは、次の第１表に示すよう
に、１サンプリング周期T₀内の初期反射音の形
成処理時間TaにおいてはレジスタＲ０の出力を
選択出力し、初期反射音の形成処理後の時間Tb
においては第２の遅延回路系列の出力を選択出力
するものである。

【表】 このスイツチ回路SWによつて選択出力される
データECH（ｔ）は、図示しないDA変換器にお
いてアナログ信号に変換された後スピーカに加え
られ、入力楽音に対する初期反射音として発音さ
れる。 従つて、第１反射音ECH₁〜第10反射音ECH₁₀
の遅延時間i_nおよび振幅レベル制御用の係数Km
をそれぞれ異ならせることにより、第１０図に示
すように振幅レベルおよび遅延時間がランダムに
変化する初期反射音を得ることができる。 ここで、入力デイジタル楽音信号のサンプリン
グ周期T₀を0.04ｍｓ（25KHz）とした場合、現在
時刻ｔの振幅データｘ（ｔ）の書込みアドレス
ADR（ｔ）より例えば1626語離れたアドレスに記
憶されている振幅データｘ（ｔ−1626）を読出し
た場合、その遅延時間ｉは ｉ＝1626×0.04≒65ｍｓ となり、入力楽音より約65ｍｓ遅れた初期反射音
ECH_nを発生させることができる。 一方、振幅データｘ（ｔ）は、初期反射音発生
後の残響音を形成する第２の遅延回路系列にも供
給される。 この第２の遅延回路系列は、振幅データｘ（ｔ）
をｊ時間遅らせてバンドパスフイルタBPFに供
給する遅延用のメモリＤ１０と、このメモリＤ１
０から供給される遅延時間ｊの振幅データｘ（ｔ
−ｊ）所定周波数帯域成分のみを通過させるロー
パスフイルタLPFおよびハイパスフイルタHPF
とから成るデイジタル型のバンドパスフイルタ
BPFと、該バンドパスフイルタBPFを通過した
データｘ（ｔ−ｊ）に基づき遅延時間間隔の粗い
残響音データRVD¹を形成する櫛型フイルタ構成
の第１残響音形成部２と、前記残響音データ
RVD¹に基づき遅延時間間隔が密な残響音データ
RVD²を形成するオールパスフイルタ構成の第２
残響音形成部３とから構成されている。 このような構成において、現在時刻ｔにおける
振幅データｘ（ｔ）は、メモリＤ１０における
2048語の記憶アドレスのうち現在時刻ｔに対応し
たアドレスADR（ｔ）に書込まれる。次に、メモ
リＤ１０に記憶した振幅データｘ（ｔ）のうち、
ｊ時間前のデータｘ（ｔ−ｊ）を読出すため、遅
延時間ｊに対応するメモリＤ１０のアドレスが指
定され、該アドレスからｊ時間前にサンプリング
した振幅データｘ（ｔ−ｊ）が読出される。この
場合、ｊ時間前の振幅データｘ（ｔ−ｊ）を読出
すためのアドレスは、初期反射音の形成の場合と
同様に、前述した第(10)式によつて求められる。そ
して、ここでの遅延時間ｊは第10反射音ECH₁₀に
関する遅延時間i₁₀よりやや大きく（ｊ＞i₁₀）設
定されている。 このようにしてメモリＤ１０から読出された遅
延時間ｊの振幅データｘ（ｔ−ｊ）はローパスフ
イルタLPFの乗算器Ｍ１１に入力され、ここに
おいて所定の係数K₁₁と乗算される。そして、そ
の乗算値K₁₁・ｘ（ｔ−ｊ）はレジスタＲ１に一
時記憶される。次に、１語の記憶アドレスを有す
るメモリSD０から１サンプリング時間（１・
T₀）前に書込まれた振幅データｘ（ｔ−ｊ−１）
が読出され、このデータｘ（ｔ−ｊ−１）に所定
の係数K₁₂が乗算器Ｍ１２において乗算される。
次に、乗算器Ｍ１２の乗算値出力K₁₂・ｘ（ｔ−
ｊ−１）とレジスタＲ１に一時記憶されているｊ
時間前の振幅データK₁₁・ｘ（ｔ−ｊ）とが加算
され、その加算値「K₁₂・ｘ（ｔ−ｊ−１）＋
K₁₁・ｘ（ｔ−ｊ）」は再びレジスタＲ１に一時記
憶されると共に、レジスタＲ２にも一時記憶され
る。次に、現在時刻ｔより１サンプリング時間
（１・T₀）前に書込まれた振幅データｘ（ｔ−ｊ
−１）がメモリSD０から再び読出され、このデ
ータｘ（ｔ−ｊ−１）に所定の係数K₁₃が乗算器
Ｍ１３において乗算される。そして、この乗算値
K₁₃x（ｔ−ｊ−１）はレジスタＲ２に一時記憶さ
れている値「K₁₂・ｘ（ｔ−ｊ−１）＋K₁₁・ｘ（ｔ
−ｊ）」と加算され、その加算値 K₁₂・ｘ（ｔ−ｊ−１）＋K₁₁・ｘ（ｔ−ｊ） ＋K₁₃・ｘ（ｔ−ｊ−１） はレジスタＲ２に再び一時記憶される。次に、レ
ジスタＲ１に一時記憶されている値「K₁₂・ｘ
（ｔ−ｊ−１）＋K₁₁・ｘ（ｔ−ｊ）」を次のサンプ
リング周期（ｔ＋１）で使用するため、この値
「K₁₂・ｘ（ｔ−ｊ−１）＋K₁₁・ｘ（ｔ−ｊ）」がメ
モリSD０に書込まれる。 このような動作が各サンプリング周期T₀毎に
行なわれることにより、ローパスフイルタLPF
のレジスタＲ２からは所定帯域の高周波成分を除
去したｊ時間前の振幅データｘ（ｔ−ｊ）が出力
され、この振幅データｘ（ｔ−ｊ）はハイパスフ
イルタHPFに送られる。 すると、ハイパスフイルタHPFでは、ローパ
スフイルタLPFの場合と同様にしてｊ時間後の
振幅データｘ（ｔ−ｊ）から所定帯域の低周波成
分の除去が行なわれる。 すなわち、ローパスフイルタLPFのレジスタ
Ｒ２の出力データｘ（ｔ−ｊ）は乗算器Ｍ１４に
入力され、この乗算器Ｍ１４において所定の係数
K₁₄と乗算される。そして、その乗算値K₁₄・ｘ
（ｔ−ｊ）はレジスタＲ３に一時記憶される。次
に、１語の記憶アドレスを有するメモリSD１か
ら１サンプリング時間（１・T₀）前に書込まれ
た振幅データｘ（ｔ−ｊ−１）が読出され、この
データｘ（ｔ−ｊ−１）に所定の係数K₁₅が乗算
器Ｍ１５において乗算される。次に、乗算器Ｍ１
５から得られた乗算値K₁₅・ｘ（ｔ−ｊ−１）は
レジスタＲ３に一時記憶されているｊ時間前の振
幅データK₁₄・ｘ（ｔ−ｊ）と加算され、その加
算値「K₁₄・ｘ（ｔ−ｊ）＋K₁₅・ｘ（ｔ−ｊ−１）」
はレジスタＲ３に一時記憶されると共に、レジス
タＲ４にも一時記憶される。次に、現在時刻ｔよ
り１サンプリング時間（１・T₀）前に書込まれ
た振幅データｘ（ｔ−ｊ−１）がメモリSD１から
再び読出され、この読出データｘ（ｔ−ｊ−１）
に所定の係数K₁₆が乗算器Ｍ１６において乗算さ
れる。そして、この乗算値K₁₆・ｘ（ｔ−ｊ−１）
はレジスタＲ４に一時記憶されている値「K₁₄・
ｘ（ｔ−ｊ）＋K₁₅・ｘ（ｔ−ｊ−１）」と加算さ
れ、その加算値 K₁₆・ｘ（ｔ−ｊ−１）＋K₁₄・ｘ（ｔ−ｊ） ＋K₁₅・ｘ（ｔ−ｊ−１） はレジスタＲ４に一時記憶される。次に、レジス
タＲ３に一時記憶されている値「K₁₄・ｘ（ｔ−
ｊ）＋K₁₅・ｘ（ｔ−ｊ−１）」を次のサンプリン
グ周期（ｔ＋１）で使用するため、この値
「K₁₄・ｘ（ｔ−ｊ）＋K₁₅・ｘ（ｔ−ｊ−１）」がメ
モリSD１に書込まれる。 このような動作がサンプリング周期T₀毎に行
なわれることにより、ハイパスフイルタHPFの
レジスタＲ４からは所定帯域の低周波成分を除去
したｊ時間前の振幅データｘ（ｔ−ｊ）が出力さ
れる。 なお、ローパスフイルタLPFのレジスタＲ１
は、該レジスタの内容をメモリSD０に書込んだ
後は次のサンプリング周期まで使用しないので、
ハイパスフイルタHPFのレジスタＲ３と共用す
ることができる。 このようにして、バンドパスフイルタBPFに
おいて所定帯域の低周波成分および高周波成分の
除去されたｊ時間前の振幅データｘ（ｔ−ｊ）は
第１残響音形成部２に入力される。 第１残響音形成部２は、遅延時間の異なる櫛型
フイルタ構成の遅延回路２Ａ，２Ｂ，２Ｃが並列
に設けられている。３個の遅延回路２Ａ，２Ｂ，
２Ｃを並列に設けているのは、櫛型フイルタ構成
の遅延回路の周波数特性が単独の場合には第１１
図の記号Ａ、Ｂ、Ｃで示す如く波状となつてしま
うのでこれを平坦化するためである。すなわち、
遅延時間の異なる３個の遅延回路２Ａ，２Ｂ，２
Ｃを並列に設けることにより、全体としての周波
数特性を第１１図の記号Ｄで示すように平坦化す
ることができる。この場合、平坦化の度合いは遅
延回路の並列接続数を増加するほど良くなる。 この実施例では、遅延回路２Ａの遅延時間が最
も長く、次に遅延回路２Ｂの遅延時間が長く、遅
延回路２Ｃの遅延時間が最も短く設定されてい
る。そして、各遅延回路２Ａ，２Ｂ，２Ｃは遅延
時間の設定が異なるのみで、その構成は全て同一
である。従つて、図においては、回路２Ｂおよび
２Ｃについては乗算器、レジスタ、メモリの番号
を示すのみで、遅延回路２Ａのみを詳細に図示し
ている。 このような構成の第１残響音形成部２におい
て、バンドパスフイルタBPFを通過したｊ時間
前の振幅データｘ（ｔ−ｊ）には、まず乗算器Ｍ
１７において振幅レベル制御用の係数K₁₇が乗算
される。そして、その乗算値K₁₇・ｘ（ｔ−ｊ）
は乗算器Ｍ１７内のレジスタＲ５に一時記憶され
る。次に、2048語の記憶アドレスを有するメモリ
Ｄ１にα₁時間前に書込まれた振幅データｘ（ｔ−
α₁）を読出すため、遅延時間α₁に対応するメモリ
Ｄ１のアドレスが指定される。これによつて、メ
モリＤ１からα₁時間前の振幅データｘ（ｔ−α₁）
が読出される。そして、この振幅データｘ（ｔ−
α₁）は加算器SUM２に供給され、この加算器
SUM２において他のメモリＤ２，Ｄ３の出力デ
ータおよび遅延回路２Ｂ，２ＣのメモリＤ４〜Ｄ
６，Ｄ７〜Ｄ９の出力データと加算され、該加算
器SUM２内のレジスタＲ１１に一時記憶される。
この場合、メモリＤ１〜Ｄ９の読出し動作はメモ
リＤ１からＤ９まで順に時分割で行なわれるよう
になつており、メモリＤ１の読出し動作時には他
のメモリＤ２〜Ｄ９からはデータが出力されてい
ない。このため、加算器SUM２内のレジスタＲ
１１への書込み内容は、メモリＤ１から読出され
たデータｘ（ｔ−α₁）となる。 一方、メモリＤ１から読出された振幅データｘ
（ｔ−α₁）は乗算器Ｍ１８において振幅レベル制
御用の係数K₁₈が乗算された後メモリＤ１の入力
側に帰還される。そして、この乗算値K₁₈・ｘ
（ｔ−α₁）は現在時刻ｔにおいてレジスタＲ５に
一時記憶されたデータK₁₇・ｘ（ｔ−ｊ）と加算
され、その加算値 K₁₇・ｘ（ｔ−ｊ）＋K₁₈・ｘ（ｔ−α₁） はレジスタＲ６に一時記憶される。次に、レジス
タＲ６に記憶された振幅データ「K₁₇・ｘ（ｔ−
ｊ）＋K₁₈・ｘ（ｔ−α₁）」は、α₁時間前の振幅デ
ータｘ（ｔ−α₁）が記憶されていたアドレスと同
一アドレスに書込まれる。この後、レジスタＲ６
の内容はリセツトされる。レジスタＲ６の内容を
リセツトするのは、このレジスタＲ６を次の段階
でメモリＤ２の系統の処理に兼用しているためで
ある。 このようにしてメモリＤ１の系統の処理が終了
すると、次にメモリＤ２の系統の処理が同様にし
て行なわれる。 すなわち、2048語のアドレスを有するメモリＤ
２にα₂時間前に書込まれた振幅データｘ（ｔ−α₂）
を読出すため、遅延時間α₂に対応するメモリＤ２
のアドレスが指定される。これによつて、メモリ
Ｄ２からα₂時間前にサンプリングした振幅データ
ｘ（ｔ−α₂）が読出される。そして、この振幅デ
ータｘ（ｔ−α₂）は加算器SUM２においてレジス
タＲ１１の内容（メモリＤ１から読出された内
容）ｘ（ｔ−α₁）と加算され、その加算値「ｘ（ｔ
−α₁）＋ｘ（ｔ−α₂）」はレジスタＲ１１に一時記
憶される。 一方、メモリＤ２から読出された振幅データｘ
（ｔ−α₂）は乗算器Ｍ１９において振幅レベル制
御用の係数K₁₈が乗算された後、メモリＤ２の入
力側に帰還される。そして、その乗算値K₁₉・ｘ
（ｔ−α₂）はレジスタＲ５に一時記憶されている
値K₁₇・ｘ（ｔ−ｊ）と加算され、その加算値
「K₁₇・ｘ（ｔ−ｊ）＋K₁₉・ｘ（ｔ−α₂）」はレジス
タＲ６に一時記憶される。このレジスタＲ６に記
憶されたデータ「K₁₇・ｘ（ｔ−ｊ）＋K₁₉・ｘ（ｔ
−α₂）」は、α₂時間前のデータｘ（ｔ−α₂）が記憶
されていたアドレスと同一アドレスに記憶され
る。この後、レジスタＲ６の内容はリセツトされ
る。 次に、メモリＤ３の系統の処理がメモリＤ２の
系統の処理と同様にして行なわれる。 従つて、メモリＤ１〜Ｄ３の系統の処理を終了
した段階では、メモリＤ３に系統の遅延時間をα₃
とすると、レジスタＲ１１に記憶される内容は、 ｘ（ｔ−α₁）＋ｘ（ｔ−α₂）＋ｘ（ｔ−α₃） となり、またメモリＤ３に記憶される内容は K₁₇・ｘ（ｔ−ｊ）＋K₂₀・ｘ（ｔ−α₃） となる。 このような処理は遅延回路２Ｂ，２Ｃにおいて
も同様に行なわれる。 従つて、遅延回路２ＢにおけるメモリＤ４，Ｄ
５，Ｄ６の各系統の遅延時間をそれぞれα₄、α₅、
α₆とし、また遅延回路２ＣにおけるメモリＤ７，
Ｄ８，Ｄ９の各系統の遅延時間をそれぞれα₇、
α₈、α₉とすると、遅延回路２Ａ〜２Ｃの全ての処
理を終了した段階におけるレジスタＲ１１の内容
は、 RVD¹＝₉ 〓^m=1 ｘ（ｔ−α_n） ＝ｘ（ｔ−α₁）＋ｘ（ｔ−α₂）＋ｘ（ｔ−α₃） ＋ｘ（ｔ−α₄）＋ｘ（ｔ−α₅）＋ｘ（ｔ−α₆） ＋ｘ（ｔ−α₇）＋ｘ（ｔ−α₈）＋ｘ（ｔ−α₉） となる。この結果、初期反射音に続き、第１２図
に示すように遅延時間間隔が粗く、そして振幅レ
ベルおよび遅延時間が規則的に変化する残響音が
得られる。なお、第１２図においては、時間関係
が複雑になるため、遅延回路２Ａについてのみの
残響音を図示している。 以上のようにして形成された遅延時間間隔の粗
い残響音データRVD¹は、第２残響音形成部３に
入力される。 第２残響音形成部３は、周波数特性が平坦なオ
ールパス型フイルタ構成の遅延回路３Ａ，３Ｂ，
３Ｃが直列に設けられている。 ３個の遅延回路３Ａ，３Ｂ，３Ｃを直列に設け
られているのは、第１残響音形成部２において得
られた残響音データRVD¹より密な遅延時間間隔
の残響音データRVD²を形成するためである。従
つて、この第２残響音形成部３における各遅延回
路３Ａ，３Ｂ，３Ｃの遅延時間は、第１残響音形
成部２における各遅延回路２Ａ，２Ｂ，２Ｃの遅
延時間よりも短く設定される。そして、各遅延回
路３Ａ，３Ｂ，３Ｃは遅延時間の設定が異なるの
みでその構成は全て同じである。従つて、図にお
いては、遅延回路３Ｂ，３Ｃについては乗算器、
レジスタ、メモリの番号を示すのみで、遅延回路
３Ａについてのみ詳細構成を示している。 まず、第１残響音形成部２から出力される残響
音データRVD¹は遅延回路３ＡのレジスタＲ１２
に供給されるが、このデータRVD¹をレジスタＲ
１２に記憶させる前に、まず512語の記憶アドレ
スを有するメモリMD０にβ₁時間前に書込まれた
データRVD¹（ｔ−β₁）を読出すため、遅延時間
β₁時間に対応するメモリMD０のアドレスが指定
される。これによつて、メモリMD０からβ₁時間
前に書込まれたデータRVD¹（ｔ−β₁）が読出さ
れる。次に、このデータRVD¹（ｔ−β₁）には乗
算器Ｍ３０において、振幅レベル制御用の係数
K₃₀が乗算され、その乗算値K₃₀・RVD¹（ｔ−β₁）
はメモリMD０の入力側に帰還される。そして、
次にこの帰還データK₃₀・RVD¹（ｔ−β₁）と第１
残響音形成部２から現在時刻ｔにおいて供給され
るデータRVP¹（ｔ）とが加算され、その加算値
「RVD¹（ｔ）＋K₃₀・RVD¹（ｔ−β₁）」はレジスタ
Ｒ１２に一時記憶される。次に、遅延時間β₁に対
応するメモリMD０のアドレスが再び指定され、
メモリMD０からβ₁時間前に書込まれたデータ
RVD¹（ｔ−β₁）が再び読出され、その読出しデ
ータRVD¹（ｔ−β₁）がレジスタＲ１３に一時記
憶される。次に、レジスタＲ１２に一時記憶され
たデータ「RVD¹（ｔ）＋K₃₀・RVD¹（ｔ−β₁）」と
振幅レベル制御用の定数K₂₉とが乗算器Ｍ２９に
おいて乗算される。そして、その乗算値 K₂₉・｛RVD¹（ｔ）＋K₃₀・RVD¹（ｔ−β₁）｝ はレジスタＲ１３に一時記憶されている値RVD¹
（ｔ−β₁）と加算され、その加算値 RVD¹（ｔ−β₁）＋K₂₉・｛RVD¹（ｔ）＋K₃₀・RVD
¹（ｔ−β₁）｝ はレジスタＲ１３に一時記憶される。次に、レジ
スタＲ１２に一時記憶されているデータ「RVD
（ｔ）＋K₃₀・RVD¹（ｔ−β₁）」を現在時刻ｔより
β₁時間遅れたサンプリング時刻（ｔ＋β₁）におい
て使用するため、該データ「RVD¹（ｔ）＋K₃₀・
RVD¹（ｔ−β₁）」はβ₁時間前のデータRVD¹（ｔ−
β₁）が記憶されていたアドレスと同一アドレスに
書込まれる。 このようにして遅延回路３Ａによる処理が終了
すると、レジスタＲ１３に記憶されたデータ RVD¹（ｔ−β₁）＋K₂₉・｛RVD¹（ｔ）＋K₃₀・RVD
¹（ｔ−β₁）｝ は遅延回路３Ｂに送られ、この遅延回路３Ｂにお
いて回路３Ａの場合と同様の処理が行なわれる。 ここで、遅延回路３Ａ，３Ｂ，３Ｃの出力デー
タをRVD^2A、RVD^2B、RVD^2Cで表わし、回路３
Ｂの遅延時間をβ₂、回路３Ｃの遅延時間をβ₃する
と、回路３Ａ，３Ｂ，３ＣのレジスタＲ１３，Ｒ
１５，Ｒ１７の出力データは次の第（13）式〜第
（15）式によつて表わされる。 RVD^2A＝RVD¹（ｔ−β₁）＋K₂₉・｛RVD¹（ｔ）＋K₃₀・RV
D¹（ｔ−β₁）｝……（13） RVD^2B＝RVD^2A（ｔ−β₂）＋K₃₁・｛RVD^2A（ｔ）＋K₃₂・
RVD^2A（ｔ−β₂）｝……（14） RVD^2C＝RVD^2B（ｔ−β₃）＋K₃₃・｛RVD^2B（ｔ）＋K₃₄・
RVD^2B（ｔ−β₃）｝……（15） そして、遅延回路３Ｃの出力データRVD^2Cは
初期反射音に続く残響音を発生させるためのデー
タとしてスイツチ回路SWを経由して出力され
る。 ここで、各遅延回路３Ａ，３Ｂ，３Ｃの遅延時
間を、 β₁＞β₂＞β₃ の関係に設定した場合、第１３図に示すように遅
延時間間隔の密な残響音を形成することができ
る。すなわち、遅延回路３Ａは第１残響音形成部
２で形成された遅延時間間隔の粗い残響音データ
RVD¹に基づき、第１残響音形成部２の遅延時間
間隔よりも短い時間間隔β₁で第１の残響音データ
RVD^2Aを形成し、遅延回路３Ｂは回路３Ａの遅
延時間間隔β₁よりもさらに短い時間間隔β₂で第２
の残響音データRVD^2Bを形成する。このため、
遅延回路３Ａ〜３Ｃにおける残響音の形成処理が
進行するに伴つて遅延時間間隔の密な残響音が形
成されるようになる。 なお、遅延回路３Ａ，３Ｂ，３Ｃにおけるレジ
スタＲ１２，Ｒ１４，Ｒ１６は、自己の回路に関
する処理が終了した後は次のサンプリング周期ま
で使用しないので、時分割的に共用することがで
きる。 なお、第９図の実施例ではバンドパスフイルタ
BPFを設けているが、これは必要に応じて省略
するようにしても良い。また、第１４図の機能ブ
ロツク図を示すように、メモリＤ１０の出力デー
タをハイパスフイルタHPF、バンドパスフイル
タBPF、ローパスフイルタLPFにより３系列の
周波数帯域に分け、第１残響音形成部２において
各周波数帯域別に異なる残響音を形成するように
してもよい。これは、制御プログラムの内容を変
更するのみで容易に実現できる。 次に、任意の構造のデイジタルフイルタおよび
残響音形成回路を構築し、所望の特性の変調効果
および残響効果を実現するための効果付加装置の
具体的構成について説明する。 効果付加装置の具体的構成 第１５図はこの発明による効果付加装置の具体
的構成の一例を示すブロツク図であつて、大別す
ると、記憶部１０、パラメータ発生部２０、アド
レス情報発生部３０、演算部４０とから構成され
ている。 記憶部１０は、１語分のアドレスを遅延時間
T₀に対応させて任意の遅延時間ｉ・T₀（ｉ＝１、
２……）の遅延素子を実現するためのものであ
り、データメモリ１００とラツチ１０１とから構
成されている。データメモリ１００においては、
複数のメモリブロツクを利用して、第１６図に示
すように、１語（16ビツト）のメモリSD０〜SD
１５と、512語（１語は16ビツト）のメモリMD
０〜MD１５と、2048語（１語は16ビツト）のメ
モリＤ０〜Ｄ１５が設けられている。そして、こ
のメモリSD０〜SD１５，MD０〜MD１５，Ｄ
０〜Ｄ１５に記憶すべきデータは演算部４０から
与えられ、データの記憶アドレスおよび読出しア
ドレスはアドレス情報発生部３０から出力される
アドレス情報DM・ADRによつて指定され、ま
た各メモリSD０〜SD１５から読出されたデータ
はラツチ１０１を介して演算部４０に供給される
構成になつている。 パラメータ発生部２０は、所望の特性の変調効
果を実現するための係数Hnm（ｎ：変調効果の種
類を指示、ｍ：係数Ｈの番号を指示）を出力する
と共に、所望の特性の残響効果を実現するための
係数Knm（ｎ：残響特性の種類を指示、ｍ：係数
Ｋの番号を指示）および遅延時間情報DLDⁿ〔ｍ〕
（ｍ：残響特性の種類を指示、ｍ：Ｄ０〜Ｄ１５，
MD０〜MD１５のメモリを指示）を出力するも
のであり、変調係数メモリ２００、残響係数メモ
リ２０１、デイレイレングスデータメモリ２０２
とを備えている。 変調係数メモリ２００は、変調効果選択回路６
０において選択可能な８種類の変調効果に対応し
て８個のメモリブロツクを有し、各メモリブロツ
クには所定の変調効果を実現するために必要な一
組の係数Hnmが予め記憶されている。そして、
変調効果選択回路６０から選択された変調効果の
種類（ｎ）を示す３ビツト構成の変調効果選択情
報MESがアドレス信号として供給され、かつ係
数Hnmの番号（ｍ）を指示するアドレス情報
ADR〔Hm〕がアドレス情報発生部３０から供給
されると、情報MESで指定されるメモリブロツ
クにおける情報ADR〔Hm〕で指定されるアドレ
スに記憶されている係数Hnmが読出されて演算
部４０に加えられる。 残響係数メモリ２０１も、上述の変調係数メモ
リ２００と同様に構成されるもので、残響効果選
択回路７０において選択可能な残響特性が異なる
８種類の残響効果に対応して８個のメモリブロツ
クを有し、各メモリブロツクには所定の残響効果
を実現するために必要な一組の係数Knmが予め
記憶されている。そして、残響効果選択回路７０
から選択された残響効果の種類（ｎ）を示す３ビ
ツト構成の残響効果選択情報RESがアドレス信
号として供給され、かつ係数Knmの番号（ｍ）
を指示するアドレス情報ADR〔Km〕がアドレス
情報発生部３０から供給されると、情報RESで
指定されるメモリブロツクのうち情報ADR
〔Km〕で指定されるアドレスに記憶されている
係数Knmが読出され、演算部４０に加えられる。 デイレイレングスデータメモリ２０１は、第１
７図に示すように、データ遅延用のメリＤ０〜Ｄ
１５，MD０〜MD１５それぞれに対応したメモ
リブロツクMB（Ｄ０）〜MB（Ｄ１５）、MB
（MD０）〜MB（MD１５）を備え、この各メモ
リブロツクMB（Ｄ０）〜MB（MD１５）はそれ
ぞれ上述した８種類の残響効果に対応して８つの
記憶アドレス「０」〜「７」を有し、各メモリブ
ロツクMB（Ｄ０）〜MB（MD１５）の各記憶ア
ドレス「０」〜「７」にはそれぞれ異なる遅延時
間情報DLDⁿ〔ｍ〕、すなわち、DLD¹〔Ｄ０〕〜
DLD⁸〔Ｄ０〕、DLD¹〔Ｄ１〕〜DLD⁸〔Ｄ１〕……
DLD¹〔Ｄ１５〕〜DLD⁸〔Ｄ１５〕、DLD¹〔MD０〕
〜DLD⁸〔MD０〕、……DLD¹〔MD１５〕〜DLD⁸
〔MD１５〕が予め記憶されている。そして、残
響効果選択回路７０から選択された残響効果の種
類（ｎ）を示す残響効果選択情報RESが下位ア
ドレス情報として供給され、さらにメモリMD０
〜MD１５，Ｄ０〜Ｄ１５のメモリ番号「０〜
15」を指定する４ビツト構成のメモリ番号情報
DLa（ａ：０〜15）およびメモリの種別「Ｄ、
MD、SD」を指定する２ビツト構成のメモリ種
別情報DLb（ｂ：Ｄ、MD、SD）が上位アドレス
情報としてアドレス情報発生部３０から供給され
ると、情報DLaおよびDLbで指定されるメモリブ
ロツク（MB（Ｄ０）〜MB（MD１５）のうち１
つ）のうち、情報RESで指定されるアドレス
（「０」〜「７」のうち１つ）に記憶されている遅
延時間情報DLDⁿ〔ｍ〕が読出され、残響音の遅
延時間関係を規定する情報としてアドレス情報発
生部３０へ供給される。なお、メモリSD０〜SD
１５については、遅延時間が固定（１・T₀）で
あるため、このメモリSD０〜SD１５に対する遅
延時間情報は必要としない。 次に、アドレス情報発生部３０は、パラメータ
発生部２０から出力される遅延時間情報DLDⁿ
〔ｍ〕、回路６０から出力される変調効果選択情報
MESおよび回路７０から出力される残響効果選
択情報RESと、制御プログラムの１ステツプの
周期を定めるマスタクロツクパルスφ₀とに基づ
き、データメモリ１００に対するアドレス情報
DM・ADRを発生すると共に、各部回路の動作
を制御する各種の制御信号を発生するものであ
り、プログラムメモリ３００、プログラムカウン
タ３０１、プログラムデコードメモリ３０２、制
御信号出力レジスタ３０３、セレクタ３０４、ア
ドレスカウンタ３０５、ラツチ３０６、減算回路
３０７、最大値検出回路３０８、アドレス情報出
力回路３０９とを備えている。 プログラムメモリ３００には、８種類の変調効
果音および８種類の残響音を形成可能なように、
計16種類の制御プログラムが予め記憶されてお
り、どの種類の制御プログラムを出力すべきかは
変調効果選択情報MESおよび残響効果選択情報
RESによつて指定される。そして、指定された
制御プログラムの内容はマスタクロツクパルス
φ₀をカウントするプログラムカウンタ３０１の
出力情報PCによつて１ステツプ毎に順次読出さ
れる。 そして、各ステツプの制御プログラムは、メモ
リ番号情報DLa、メモリ種別情報DLb、レジスタ
番号情報RGc、係数読出し用のアドレス情報
ADR〔Km〕およびADR〔Hm〕、メモリＤ０のオ
フセツトアドレス情報OF・ADRmと、演算制御
やメモリ、ラツチの書込み制御を行なうための複
数ビツトからなるオペレーシヨンコードOPCと
を含み、前者の情報DLa、……OF・ADRmは制
御信号出力レジスタ３０３を介してそのまま出力
され、後者のオペレーシヨンコードOPCはプロ
グラムデコードメモリ３０２において演算制御信
号CTL、セレクト制御信号SL１〜SL３、書込み
制御信号WR１〜WR４、ラツチ制御信号Ｌ１〜
Ｌ５、制御パルスGP１，GP２にデコードされた
後制御信号出力レジスタ３０３から出力される。 一方、アドレスカウンタ３０５は第１８図に示
すように遅延用のメモリＤ０〜Ｄ１５，MD０〜
MD１５のそれぞれに対応したアドレスカウンタ
AC（Ｄ０）〜AC（Ｄ１５），AC（MD０）〜AC
（MD１５）を備えている。このアドレスカウン
タ３０５における各カウンタAC（Ｄ０）〜AC（Ｄ
１５），AC（MD０）〜AC（MD１５）は、メモ
リ番号情報DLaおよびメモリ種別情報DLbによつ
て選択的に動作状態とされる。情報DLaおよび
DLbによつて動作状態となつたアドレスカウンタ
AC（ｍ）（ｍ：Ｄ０〜Ｄ１５，MD０〜MD１５）
のカウント出力情報ADR〔ｍ〕はラツチ３０６を
介してアドレス情報出力回路３０９へ供給される
と共に、減算回路３０７へ供給される。この場
合、アドレスカウンタAC（ｍ）の出力情報ADR
〔ｍ〕はメモリＤ０〜Ｄ１５，MD０〜MD１５
のうちメモリＤ０〜Ｄ１５が2048語のアドレス長
となつているため、2048語までのアドレス範囲を
指定できるように11ビツトで構成されている。な
お、アドレスカウンタ３０５はRAMにより構成
される。 減算回路３０７は、ラツチ３０６を介して入力
されたアドレスカウンタAC（ｍ）の出力内容
ADR〔ｍ〕から「１」を減じ、その減算値
「ADR〔ｍ〕−１」を次のサンプリング周期（ｔ＋
１）において使用するためセレクタ３０４のＡ側
入力に帰還する。同時に、最大値検出回路３０８
に供給する。最大値検出回路３０８は第７図の検
出回路MXDに相当するものであり、メモリ番号
情報DLaおよびメモリ種別情報DLbにより指定さ
れたアドレスカウンタAC（ｍ）の出力情報ADR
〔ｍ〕から「１」を減じた情報「ADR〔ｍ〕−１」
が最大値（全ビツトが“１”）に達したことを検
出すると、セレクタ３０４に対しＢ側入力を選択
させるセレクト制御信号SLBを出力する。セレ
クタ３０４においては、Ａ側入力に減算回路３０
７の出力情報「ADR〔ｍ〕−１」が入力され、Ｂ
側入力とデイレイレングスデータメモリ２０１の
出力情報DLDⁿ〔ｍ〕が入力され、その出力はア
ドレスカウンタ３０５のデータ入力に供給されて
情報DLa、DLbにより指定されるアドレスカウン
タAC（ｍ）に対して書込み制御信号WR３により
書込まれる（プリセツトされる）構成となつてい
る。従つて、情報DLa、DLbにより指定されたア
ドレスカウンタAC（ｍ）においては、最大値検出
回路３０８からセレクト制御信号SLBが発生さ
れていない条件では、１サンプリング周期毎に現
在値ADR〔ｍ〕から「１」を減じた値「ADR
〔ｍ〕−１」が書込まれることになり、その出力情
報ADR〔ｍ〕は時間経過とともに「０」の方向へ
減少する。ところが、値「ADR（ｍ）−１」が最
大値になると、最大値検出回路３０８からセレク
ト制御信号SLBが発生されるため、アドレスカ
ウンタAC（ｍ）にはセレクタ３０４を介して遅延
時間情報DLDⁿ〔ｍ〕が入力され、書込まれる。
従つて、アドレスカウンタAC（ｍ）の内容は、セ
レクト制御信号SLBの発生により「DLDⁿ〔ｍ〕」
になつた後、サンプリング時刻の経過とともに
「０」の方向へ順次変化するものとなる。すなわ
ち、セレクタ３０４、アドレスカウンタ３０５、
ラツチ３０６、減算回路３０７、最大値検出回路
３０８とから成る部分では、情報DLa、DLbで指
定されるアドレスカウンタAC（ｍ）において遅延
時間情報DLDⁿ〔ｍ〕に対応する遅延時間に等し
い周期で一巡するアドレス情報ADR〔ｍ〕が形成
される。 このアドレス情報ADR〔ｍ〕はアドレス情報出
力回路３０９へ供給される。 アドレス情報出力回路３０９は、メモリSD０
〜SD１５、メモリＤ０〜Ｄ１５、メモリMD０
〜MD１５に対する情報の読出しおよび書込みの
ためのアドレス情報を出力するものである。この
アドレス情報出力回路３０９は、例えばメモリＤ
０からim時間遅れた情報を読出して初期反射音
ECH（ｔ）を形成する場合には、メモリＤ０に関
するアドレス情報ADR〔Ｄ０〕と第１反射音
ECH₁〜第10反射音ECH₁₀の各遅延時間i_oに対応
する11ビツトのオフセツトアドレス情報OF・
ADRm（＝OF・ADR₁〜OF・ADR₁₀：制御信号
出力レジスタ３０３から出力される）との加算値
を下位アドレス情報とし、その上位にメモリ番号
情報DLaおよびメモリ種別情報DLbを付加し、こ
の１組の情報をアドレス情報DM・ADRとして
出力する。また、現在時刻でサンプリングした振
幅データｘ（ｔ）をメモリＤ０に書込む場合、メ
モリＤ０に対応するアドレスカウンタAC（Ｄ０）
の出力情報ADR〔Ｄ０〕を下位アドレス情報と
し、その上位にメモリＤ０を指定する情報DLa
（＝DL₀）およびDLb（＝DL_D）を付加し、この１
組の情報をアドレス情報DM・ADRとして出力
する。また、メモリSD０〜SD１５に対して振幅
データの書込みおよび読出しを行なう場合、下位
アドレス情報の全ビツトを“０”とし、その上位
にメモリSD０〜SD１５を指定する情報DLa（＝
DL₀〜DL₁₅）およびDLb（＝DL_SD）を付加してア
ドレス情報DM・ADRとして出力する。また、
残響音RVD¹、RVD²を形成する場合には、メモ
リＤ１〜Ｄ１５，MD０〜MD１５のそれぞれに
対応するアドレスカウンタAC（Ｄ１）〜AC（Ｄ１
５），AC（MD０）〜AC（MD１５）の各出力情
報ADR〔Ｄ１〕〜ADR〔Ｄ１５〕、ADR〔MD０〕
〜ADR〔MD１５〕を下位アドレス情報とし、そ
の上位に情報DLaおよびDLbを付加し、これら１
組の情報をアドレス情報DM、ADRとして出力
する。この場合、情報DLaおよびDLbの下位に情
報ADR〔ｍ〕＋OF・ADRmを付加すべき時には制
御信号出力レジスタ３０３から制御パルスGP１
が出力される。また、情報DLaおよびDLbの下位
に付加する下位アドレス情報の全ビツトを“０”
にすべき時には、制御信号出力レジスタ３０３か
ら制御パルスGP２が出力される。 なお、アドレス情報出力回路３０９は、情報
DLaおよびDLbを一時記憶するレジスタを内部に
備えている。 次に、演算部４０は、メモリＤ０〜Ｄ１５，
MD０〜MD１５，SD０〜SD１５に記憶させる
データおよび各メモリから読出したデータの振幅
レベル制御を行なうもので、セレクタ４０１，４
０５，４０６、演算回路４０２、テンポラリレジ
スタ４０３およびラツチ４０４，４０７，４０８
を備えている。 セレクタ４０１は、Ａ側入力にセレクタ４０６
を介してデイジタル楽音信号の振幅データｘ（ｔ）
および第１の効果の付与された振幅データＸ（ｔ）
が選択的に入力され、Ｂ側入力に記憶部１０から
の読出しデータMRDが入力され、Ｃ側入力にラ
ツチ４０４を介してテンポラリレジスタ４０３の
出力データRGDが入力されており、これらの入
力データｘ（ｔ）、Ｘ（ｔ）、MRD、RGDは制御信
号出力レジスタ３０３から出力されるセレクト制
御信号SL１（２ビツト構成）によつていずれか
１つが選択され、演算回路４０２の演算入力
（Ｘ）に供給されている。 演算回路４０２は、演算入力(A)にセレクタ４０
５およびラツチ４０７を介して係数Hnmまたは
Knmが選択的に入力され、演算入力(B)にラツチ
４０４を介してテンポラリレジスタ４０３の出力
データRGDが入力され、演算入力（Ｘ）にセレ
クタ４０１の選択出力データ（ｘ（ｔ）、Ｘ（ｔ）、
MRD、RGD）が入力され、制御信号出力レジス
タ３０３から出力される演算制御信号CTL（３ビ
ツト構成）により、 （Ｙ）＝(A)・（Ｘ）＋(B) （Ｙ）＝（Ｘ）＋(B) （Ｙ）＝（Ｘ） （Ｙ）＝(B) （Ｙ）＝（０） の演算を実行し、その演算値（Ｙ）をテンポラリ
レジスタ４０３、記憶部１０、出力レジスタ５０
０に供給する構成になつている。 テンポラリレジスタ４０３は、デイジタルフイ
ルタの処理過程あるいは初期反射音ECH（ｔ）、
残響音RVD¹、RVD²の形成過程における演算回
路４０２の演算値（Ｙ）を一時記憶し、その記憶
内容をレジスタ出力データRGDとしてセレクタ
４０１のＣ側入力および演算回路４０２の演算入
力(B)に帰還するもので、例えば５ビツト構成のレ
ジスタ指定情報RGc（ｃ：０〜31）により指定さ
れる32個のレジスタＲ０〜Ｒ３１を有し、入力デ
ータは情報RGcにより指定されたレジスタ（Ｒ
０〜Ｒ３１）に対し書込み制御信号WR１の制御
によつて書込まれる。 なお、セレクタ４０５は制御信号出力レジスタ
３０３から出力されるセレクト制御信号SL２が
“１”の時に変調係数メモリ２００から読出され
た変調効果用の係数Hnmを選択してラツチ４０
７に供給し、信号SL２が“０”の時には残響係
数メモリ２０１から読出された残響効果用の係数
Knmを選択してラツチ４０７に供給する。また、
セレクチ４０６は制御信号出力レジスタ３０３か
ら出力されるセレクト制御信号SL３が“１”の
時に振幅データｘ（ｔ）を選択してセレクタ４０
１に供給し、信号SL３が“０”の時には第１の
効果の付加された振幅データＸ（ｔ）を選択して
セレクタ４０１に供給する。 ここで、第１の効果が付加された振幅データＸ
（ｔ）とは、入力デイジタル楽音信号に対してす
でにビブラート効果などの変調効果を第１図で説
明した処理（フイルタ係数の変調）により付加し
たものを指し、このデータＸ（ｔ）は出力レジス
タ５００から帰還されたものである。これは、変
調効果を付加した振幅データＸ（ｔ）に対し、さ
らに残響効果などの第２の効果を重畳して付加す
る場合に用いられる。 次に、出力レジスタ５００は、演算回路４０２
の演算値（Ｙ）として得られた変調効果に関する
データＸ（ｔ）あるいは残響音に関するデータ
ECH（ｔ）、RVD（ｔ）を書込み制御信号WR２に
よつて取込み、この取込みデータを減衰器５０１
を介して出力する。 次に、この構成の動作を説明する。なお、ここ
では、デイジタル楽音信号の１サンプリング周期
内においてまず変調効果を付加し、次にこの変調
効果に加えてさらに残響効果を時分割的に順次付
加する場合について説明する。この場合、変調効
果を付加するためのデイジタルフイルタは第１図
の構造のものが指定され、残響効果を付加するた
めの残響音形成回路は第９図の構造のものが指定
されたものとする。そして、第１図における遅延
素子DLとしてはメモリSD１５を利用し、また第
１図における加算器Ａ１の加算結果はテンポラリ
レジスタ４０３内のレジスタ番号「30」のレジス
タR₃₀に一時記憶され、加算器Ａ２の加算結果は
レジスタ番号「31」のレジスタR₃₁に一時記憶さ
れるものとする。さらに、第１図における乗算器
M₁の乗算係数は「H_o1」、乗算器M₂の乗算係数は
「−H_o2」とする。なお、第１図の加算器Ａ１は
両入力とも加算入力（＋）であるとする。 まず、現在時刻ｔの入力デイジタル楽音信号の
振幅データｘ（ｔ）、１サンプリング時間（T₀）
前の振幅データｙ（ｔ−１）、変調用係数−H_o2と
により、 ｙ（ｔ）＝ｘ（ｔ）−H_o2・ｙ（ｔ−１） を演算し、この演算値ｙ（ｔ）レジスタR₃₀に一
時記憶させるため、次のステツプ(1)〜(6)が実行さ
れる。 (1) 初めに、変調係数メモリ２００に対して係数
「−H_o2」を読出すためのアドレス情報ADR
〔Hm〕＝ADR〔H₂〕が制御信号出力レジスタ３
０３から与えられ、係数「−H_o2」が読出され
る。この時、“１”のセレクト制御信号SL２お
よびラツチ制御信号Ｌ４が制御信号出力レジス
タ３０３から出力され、メモリ２００から読出
された係数「−H_o2」はセレクタ４０５を介し
てラツチ４０７にラツチされた後、演算回路４
０２の演算入力に供給される。 (2) 次に、データメモリ１００のメモリSD１５
からT₀時間前の振幅データｙ（ｔ−１）を読出
すため、制御信号出力レジスタ３０３からメモ
リ種別情報DLb＝DL_SD、メモリ番号情報DLa
＝DL₁₅、制御パルスGP２が出力される。これ
により、情報DL_SD、DL₁₅を上位とし、その下
位を全て“０”とする、すなわちメモリSD１
５を指示するアドレス情報DM・ADRがアド
レス情報出力回路３０９から出力されてデータ
メモリ１００に与えられ、メモリSD１５に記
憶されているT₀時間前の振幅データｙ（ｔ−
１）が読出される。また、この時、ラツチ制御
信号L₂が制御信号出力レジスタ３０３から出
力され、メモリSD１５から読出された振幅デ
ータｙ（ｔ−１）はラツチ１０１にラツチされ
る。 なお、振幅データｙ（ｔ−１）の“１”は、
第１図の遅延素子DLの遅延時間がT₀であるた
めである。 (3) 次に、ラツチ１０１に一時記憶されている振
幅データｙ（ｔ−１）とラツチ４０７に一時記
憶されている係数「−H_o2」とを乗算するた
め、セレクタ４０１におけるＢ側選択入力を選
択出力するためのセレクト制御信号SL１と、
「＝・」の演算を実行させるための演算
制御信号CTLが制御信号出力レジスタ３０３
から出力される。 これにより、セレクタ４０１は振幅データｙ
（ｔ−１）を演算回路４０２の演算入力に供
給する。また、演算回路４０２は ＝・＝−H_o2・ｙ（ｔ−１） の演算を実行する。 (4) 次に、演算回路４０２の演算値 ＝−H_o2・ｙ（ｔ−１） をテンポラリレジスタ４０３内のレジスタR₃₀
に一時記憶させるため、ｃ＝30のレジスタ番号
情報RGcおよび書込み制御信号WR₁が制御信
号出力レジスタ３０３から出力される。これに
より、演算回路４０２において得られた演算値
はレジスタR₃₀に一時記憶される。 (5) 次に、レジスタR₃₀の内容「−H_o2・ｙ（ｔ−
１）」と現在時刻（ｔ）の振幅データｘ（ｔ）と
を加算し、その加算値をレジスタR₃₀に再記憶
させる。このため、まずレジスタR₃₀の内容
「−H_o2・ｙ（ｔ−１）」をラツチ４０４に転送
するためにｃ＝30のレジスタ番号情報RGcお
よびラツチ制御信号Ｌ１が制御信号出力レジス
タ３０３から出力される。その後、セレクタ４
０１のＡ側セククト入力を選択するセレクト制
御信号SL１と、セレクタ４０６のＡ側セレク
ト入力を選択するセレクト制御信号SL３と、
「＝＋」の演算を実行させるための演算
制御信号CTLが制御信号出力レジスタ３０３
から出力される。 これにより、セレクタ４０１は振幅データｘ
（ｔ）を演算回路４０２の演算入力に供給す
る。また、演算回路４０２は ＝＋＝ｘ（ｔ）−H_o2・ｙ（ｔ−１） の演算を実行する。 (6) 次に、この演算値をレジスタR₃₀に記憶さ
せるため、前述のステツプ(4)と同様にｃ＝30の
レジスタ番号情報RGcおよび書込み制御信号
WR１が制御信号出力レジスタ３０３から出力
される。これにより、レジスタR₃₀には ｙ（ｔ）＝ｘ（ｔ）−H_o2・ｙ（ｔ−１） で示される演算値が記憶される。 また、この時上記演算値 ｙ（ｔ）＝ｘ（ｔ）−H_o2・ｙ（ｔ−１） を次のサンプリング時刻（ｔ＋１）で使用する
ため、前述のステツプ(2)と同様にしてアドレス
情報出力回路３０９からメモリSD１５を指示
するアドレス情報DM・ADRが出力されると
ともに、制御信号出力レジスタ３０３から書込
み制御信号WR４が出力されて、該演算値がデ
ータメモリ１００のメモリSD１５に書込まれ
る。 次に、「Ｘ（ｔ）＝H_o1ｙ（ｔ）＋ｙ（ｔ−１）」
を演算し、この演算値Ｘ（ｔ）をテンポラリレ
ジスタ４０３内のレジスタR₃₁に一時記憶さ
せ、この後該演算値Ｘ（ｔ）を出力レジスタ５
００を介して出力するために次のステツプ(7)〜
（14）が実行される。 (7) 初めに、「ｙ（ｔ）・H_o1」の演算を実行する
ため、ｃ＝30のレジスタ番号情報RGcおよび
ラツチ制御信号Ｌ１が制御信号出力レジスタ３
０３から出力され、レジスタR₃₀の内容「ｙ
（ｔ）＝ｘ（ｔ）−H_o2・ｙ（ｔ−１）」が読出され
てラツチ４０４に転送されるとともに、またア
ドレス情報ADR〔Hm〕＝ADR〔H₁〕、セレクタ
４０５のＡ側入力を選択するセレクタ制御信号
SL２およびラツチ制御信号Ｌ４が制御信号出
力レジスタ３０３から出力されて、係数H_o1が
変調係数メモリ２００から読出されセレクタ４
０５を介してラツチ４０７にラツチされる。 (8) 次に、セレクタ４０１のＣ側入力を選択する
ためのセレクト制御信号SL１と、「＝・
」の演算を実行させるための演算制御信号
CTLが制御信号出力レジスタ３０３から出力
される。 これにより、セレクタ４０１はラツチ４０４
の出力データｙ（ｔ）を選択して演算回路４０
２の演算入力に供給する。また、演算回路４
０２は ＝・＝H_o1・ｙ（ｔ） の演算を実行する。 (9) 次に、この演算値をレジスタR₃₁に一時記
憶させるため、ｃ＝31のレジスタ番号情報
RGcおよび書込み制御信号WR１が制御信号出
力レジスタ３０３から出力される。これによ
り、演算回路４０２で得られた演算値「＝
H_o1・ｙ（ｔ）」はレジスタR₃₁に記憶される。 (10) 次に、レジスタR₃₁の内容「H_o1・ｙ（ｔ）」
とT₀時間前のデータｙ（ｔ−１）とを加算する
ため、前述のステツプ(7)と同様にしてレジスタ
R₃₁の内容「H_o1・ｙ（ｔ）」が読出されてラツ
チ４０４に転送された後、Ｂ側入力を選択する
ためのセレクト制御信号SL１と、「＝＋
」の演算を実行させるための演算制御信号
CTLが制御信号出力レジスタ３０３から出力
される。 これにより、セレクタ４０１は前述のステツ
プ(2)においてラツチ１０１にラツチされている
データｙ（ｔ−１）を選択して演算回路４０２
の演算入力に供給する。また、演算回路４０
２は ＝＋＝ｙ（ｔ−１）＋H_o1・ｙ（ｔ） の演算を実行する。この演算結果は前述のステ
ツプ(9)と同様にしてレジスタR₃₁に記憶され
る。これにより、レジスタR₃₁には Ｘ（ｔ）＝ｙ（ｔ−１）＋H_o1・ｙ（ｔ） で示されるデータＸ（ｔ）が記憶される。 (11) 次に、レジスタR₃₁の内容Ｘ（ｔ）を出力レ
ジスタ５００を介して出力するため、まずレジ
スタR₃₁の内容Ｘ（ｔ）が前述のステツプ(7)と
同様にしてラツチ４０４に転送された後、「
＝」の演算を実行させるための演算制御信号
CTLが制御信号出力レジスタ３０３から出力
される。 これにより、演算回路４０２は ＝＝Ｘ（ｔ）＝ｙ（ｔ−１）＋H_o1・ｙ
（ｔ） の演算を実行する。 (12) 次に、制御信号出力レジスタ３０３から書込
み制御信号WR２が出力され、演算回路４０２
の演算結果が出力レジスタ５００に記憶され
る。これによつて、出力レジスタ５００は Ｘ（ｔ）＝ｙ（ｔ−１）＋H_o1・ｙ（ｔ） で示される出力データを送出する。この場合、
H_o1＝H_o2とすれば、前述の第(1)式と等しい出
力データＸ（ｔ）が送出される。すなわち、変
調効果の付与されたデイジタル楽音信号（Ｘ
（ｔ））が送出される。 (13) 次に、出力レジスタ５００に記憶されてい
るデータＸ（ｔ）を後で説明する残響音形成に
おいて使用するため、制御信号出力レジスタ３
０３からラツチ制御信号Ｌ５が出力されて該デ
ータＸ（ｔ）がラツチ４０８にラツチされる。 この後、以上のような動作が各サプリングタイ
ムスロツト毎に行なわれる。 次に、以上のようにして変調効果の付加された
データＸ（ｔ）に対して次のようにして残響効果
が付加される。 ａ 初期反射音の形成動作 初期反射音BCH（ｔ）を形成する場合、 (1) まず、現在時刻（ｔ）で変調効果の付加さ
れた楽音の振幅データＸ（ｔ）をデータメモ
リ１００のメモリＤ０に書込むため、 SL１；SELECT(A) SL３；SELECT(B) CTL；＝ で示される内容のセレクト制御信号SL１，
SL３および演算制御信号CTLが制御信号出
力レジスタ３０３から出力される。これによ
つて、セレクタ４０６はラツチ４０８に記憶
されている変調効果の付与された振幅データ
Ｘ（ｔ）を選択しセレクタ４０１を介して演
算回路４０２の演算入力に供給する。ま
た、演算回路４０２は、演算入力に入力さ
れた振幅データＸ（ｔ）を演算値として出
力する。 (2) 次に、現在のサンプリング時刻（ｔ）に対
応したメモリＤ０のアドレスを指定した上、
このアドレスに演算回路４０２の出力データ
Ｘ（ｔ）を書込むため、 DLa；DL₀ DLb；DL_D WR４；“１”（WRITE） Ｌ３；“１”（LATCH） で示される内容の信号DLa〜Ｌ３が制御信号
出力レジスタ３０３から出力される。 これによつて、メモリＤ０に対応したアド
レスカウンタAC（Ｄ０）の出力情報ADR〔Ｄ
０〕が現在時刻（ｔ）の振幅データＸ（ｔ）
を書込むための下位アドレス情報としてラツ
チ３０６にラツチされる。そして、このラツ
チされた下位アドレス情報ADR〔Ｄ０〕は、
アドレス情報出力回路３０９においてその上
位にメモリ番号情報DLa（＝DL₀）およびメ
モリ種別情報DLb（＝DL_D）が付加されてメ
モリＤ０に対する振幅データＸ（ｔ）の書込
みアドレス情報DM・ADRとして出力され
る。これにより、演算回路４０２を介してデ
ータメモリ１００のメモリＤ０のデータ入力
に与えられている現在時刻（ｔ）の振幅デー
タＸ（ｔ）は書込み制御信号WR４によつて
現在時刻（ｔ）に対応したアドレスに書込ま
れる。 (3) 次に、各サンプリング時刻毎の初期反射音
の合成値を記憶するレジスタＲ０をクリアす
るため、 RGc；Ｒ０ CTL；（Ｙ）＝０ WR１；“１”（WRITE） で示される内容の信号RGc〜WR１が制御信
号出力レジスタ３０３から出力される。 これによつて、レジスタＲ０には「０」が
書込まれる。すなわち、レジスタＲ０はクリ
アされる。 (4) 次に、第１反射音ECH₁を形成するため、 OF・ADRn；OF・ADR₁ DLb；DL_D GP１；“１” Ｌ２；“１”（LATCH） で示される内容の信号OF・ADRm〜Ｌ２が
制御信号出力レジスタ３０３から出力され
る。この場合、アドレス情報出力回路３０９
には前記ステツプａ−(2)におけるメモリ番号
情報DLa（＝DL₀）が保持されている。 これによつて、アドレス情報出力回路３０
９は、ラツチ３０６にラツチされているアド
レス情報ADR〔Ｄ０〕と遅延時間i₁に対応し
たアドレス情報OF・ADR₁とを加算しその
加算値を下位アドレス情報とし、メモリ番号
情報DLa（＝DL₀）、メモリ種別情報DLb（＝
DL_D）を上位アドレス情報とし、メモリＤ０
からi₁時間前に書込んだ振幅データＸ（ｔ−
i₁）を読出すためのアドレス情報DM・ADR
として出力する。これにより、メモリＤ０か
らi₁時間前の振幅データＸ（ｔ−i₁）が読出さ
れ、この読出しデータＸ（ｔ−i₁）はラツチ
制御信号Ｌ２によつてラツチ１０１にラツチ
される。 (5) 次に、レジスタＲ０の現在値をラツチ４０
４に転送するため、 RGc；Ｒ０ Ｌ１；“１”（LATCH） で示される内容の信号RGc，Ｌ１が制御信
号出力レジスタ３０３から出力される。これ
によつて、レジスタＲ０の現在値はラツチ４
０４に転送されて記憶される。 (6) 次に、i₁時間前の振幅データＸ（ｔ−i₁）に
振幅レベル制御用の係数K_n1を乗算し、第１
反射音ECH₁に関する瞬時値K_o1・Ｘ（ｔ−i₁）
を得るため、 ADR〔Km〕；ADR〔K₁〕 Ｌ４；“１”（LATCH） SL１；SELECT(B) SL２；SELECT(B) CTL；・＋＝ で示される内容の信号ADR〔Km〕〜CTLが
制御信号出力レジスタ３０３から出力され
る。 これによつて、係数メモリ２０１から第１
反射音ECH₁に関する係数K_o1が読出されて
演算回路４０２の演算入力に供給される。
また、セレクタ４０１は、Ｂ側入力にラツチ
１０１から供給されているi₁時間前の振幅デ
ータＸ（ｔ−i₁）を選択し、該データＸ（ｔ−
i₁）を演算回路４０２の演算入力に供給す
る。また、演算回路４０２は ＝・＋＝K_o1・Ｘ（ｔ−i₁）＋〔Ｒ
０〕 で示される演算を行なう。この場合、レジス
タＲ０の内容は前述のステツプａ−(3)におい
てクリアされているため、ここでは第１反射
音ECH₁に関する瞬時値K_o1・Ｘ（ｔ−i₁）が
演算回路４０２の演算値として得られる。 (7) 次に、第１反射音ECH₁の瞬時値K_o1・Ｘ
（ｔ−i₁）をレジスタＲ０に転送して記憶さ
せるため、 RGc；Ｒ０ WR１；“１”（WRITE） で示される内容の信号Ｒ０，WR１が制御信
号出力レジスタ３０３から出力される。 これによつて、演算回路４０２の出力デー
タ＝K_o1・Ｘ（ｔ−i₁）がレジスタＲ０に書
込まれる。 ここまでのステツプを終了することによ
り、レジスタＲ０には第１反射音ECH₁の瞬
時値K_o1・Ｘ（ｔ−i₁）が得られる。 (8) 次に、第２反射音ECH₂〜第10反射音
ECH₁₀に関する瞬時値K_o2・Ｘ（ｔ−i₂）〜
K_o10・Ｘ（ｔ−i₁₀）が前述のステツプａ−(4)
〜ａ−(7)と同様にして形成される。従つて、
第10反射音ECH₁₀に関するステツプａ−(7)の
動作を終了した段階では、レジスタＲ０には
第１反射音ECH₁〜第10反射音ECH₁₀の瞬時
値の総和₁₀ 〓^m=1 K_on・Ｘ（ｔ−i_n）が得られる。
そして、この総和₁₀ 〓^m=1 K_on・Ｘ（ｔ−i_n）は出
力レジスタ５００に対して書込み制御信号
WR２によつて書込まれ、減衰器５０１に転
送される。 ｂ フイルタ動作 (1) まず、メモリＤ１０からｊ時間前の振幅デ
ータＸ（ｔ−ｊ）を読出すため、 DLa；DL₁₀ DLb；DL_D Ｌ３；“１”（LATCH） Ｌ２；“１”（LATCH） で示される内容の信号DLa〜Ｌ２が制御信号
出力レジスタ３０３から出力される。 これによつて、メモリＤ１０に対応したア
ドレスカウンタAC（Ｄ１０）の出力情報
ADR〔Ｄ１０〕がｊ時間前の振幅データＸ
（ｔ−ｊ）を読出すための下位アドレス情報
としてラツチ３０６にラツチされる。そし
て、このラツチされた下位アドレス情報
ADR〔Ｄ１０〕は、アドレス情報出力回路３
０９においてその上位にメモリ番号情報DLa
（＝DL₁₀）およびメモリ種別情報DLb（＝
DL_D）が付加されてデータメモリ１００のメ
モリＤ１０に対して振幅データＸ（ｔ−ｊ）
の読出しアドレス情報DM・ADRとして出
力される。これにより、メモリＤ１０からｊ
時間前の振幅データＸ（ｔ−ｊ）が読出され、
この読出しデータＸ（ｔ−ｊ）はラツチ制御
信号Ｌ２によりラツチ１０１にラツチされ
る。 (2) 次に、現在時刻（ｔ）の振幅データＸ（ｔ）
を振幅データＸ（ｔ−ｊ）の読出しアドレス
と同一アドレスに書込むため、 SL１；SELECT(A) SL３；SELECT(B) CTL；（Ｙ）＝（Ｘ） で示される内容の信号SL１〜CTLが制御信
号出力レジスタ３０３から出力される。これ
によつて、セレクタ４０１は現在時刻（ｔ）
の振幅データＸ（ｔ）を演算回路４０２の演
算入力に供給する。また、演算回路４０２
は、演算入力に入力された振幅データＸ
（ｔ）を演算値として出力する。 (3) 次に、振幅データＸ（ｔ）をメモリＤ１０
に書込むため、 DLa；DL₁₀ DLb；DL_D WR４；“１”（WRITE） Ｌ３；“１”（LATCH） で示される内容の信号DLa〜Ｌ３が制御信号
出力レジスタ３０３から出力される。 これによつて、メモリＤ１０に対応したア
ドレスカウンタAC（Ｄ１０）の出力情報
ADR〔Ｄ１０〕が現在時刻（ｔ）の振幅デー
タＸ（ｔ）を書込むための下位アドレス情報
としてラツチ３０６にラツチされる。そし
て、このラツチされた下位アドレス情報
ADR〔Ｄ１０〕は、アドレス情報出力回路３
０９においてその上位にメモリ番号情報DLa
（＝DL₁₀）およびメモリ種別情報DLb（＝
DL_D）が付加されてメモリＤ１０に対する振
幅データＸ（ｔ）の書込みアドレス情報
DM・ADRとして出力される。これにより、
演算回路４０２を介してデータメモリ１００
のメモリＤ１０のデータ入力に与えられてい
る現在時刻（ｔ）の振幅データＸ（ｔ）は書
込み制御信号WR４によつて現在時刻（ｔ）
に対応したアドレスに書込まれる。 (4) 次に、ローパスフイルタLPFにおいて、
レジスタＲ１の内容、係数K_o11、ｊ時間前の
振幅データＸ（ｔ−ｊ）により、 〔Ｒ１〕＋K_o11・Ｘ（ｔ−ｊ） を演算し、この演算値をレジスタＲ１に再び
記憶させるため、まず、 RGc；Ｒ１ Ｌ１；“１”（LATCH） の内容で示される信号RGc，Ｌ１が制御信
号出力レジスタ３０３から出力され、レジス
タＲ１の内容がラツチ４０に転送される。 (5) 次に、K_o11・Ｘ（ｔ−ｊ）の演算を行なう
ため、 ADR（Km〕；ADR〔K₁₁〕 L4；“１”（LATCH） SL１；SELECT(B) SL２；SELECT(B) CTL；＝・＋ で示される内容の信号ADR〔Km〕〜CTLが
制御信号出力レジスタ３０３から出力され
る。 これによつて、残響係数メモリ２０１から
係数K_o11が読出されて演算回路４０２の演算
入力に供給される。また、セレクタ４０１
は先のステツプｂ−(1)でラツチ１０１にラツ
チされている振幅データＸ（ｔ−ｊ）を選択
し、演算回路４０２の演算入力（Ｘ）に供給
する。これによつて、演算回路４０２は、 ＝・＋＝K_o11・Ｘ（ｔ−ｊ）＋〔R1〕 の演算を行なう。この場合、レジスタＲ１の
内容は前回のサンプリング時刻（ｔ−１）に
おけるフイルタ処理が終了した段階でクリア
されているため、このステツプではK_o11・Ｘ
（ｔ−ｊ）が演算値として得られる。 (6) 次に、この演算値＝K_o11・Ｘ（ｔ−ｊ）
をレジスタＲ１に記憶させるため、 RGc；Ｒ１ WR１；“１”（WRITE） の内容で示される信号RGc，WR１が制御信
号出力レジスタ３０３から出力される。 これによつて、演算回路４０２の出力デー
タK_o11・Ｘ（ｔ−ｊ）がレジスタＲ１に記憶
される。 (7) 次に、メモリSD０から（ｊ−１）時間前
の振幅データＸ（ｔ−ｊ−１）を読出すため、 DLa；DL₀ DLb；DL_SD GP２；“１” Ｌ２；“１”（LATCH） で示される内容の信号DLa〜Ｌ２が制御信号
出力レジスタ３０３から出力される。する
と、アドレス情報出力回路３０９は、下位ア
ドレス情報の全ビツトを“０”にし、その上
位にメモリ番号情報DLa（＝DL₀）およびメ
モリ種別情報DLb（＝DL_SD）を付加し、メモ
リSD０に対するアドレス情報DM・ADRと
して出力する。これにより、メモリSD０か
ら（ｊ−１）時間前の振幅データＸ（ｔ−ｊ
−１）が読出され、ラツチ１０１にラツチさ
れる。 (8) 次に、レジスタＲ１の内容K_o11・Ｘ（ｔ−
ｊ）、係数K_o12、ラツチ１０１にラツチされ
ている振幅データＸ（ｔ−ｊ−１）により K_o12・Ｘ（ｔ−ｊ−１）＋〔R1〕 を演算し、この演算値をレジスタＲ１に再び
記憶させるため、まず RGc；Ｒ１ Ｌ１；“１”（LATCH） で示される内容の信号RGc，Ｌ１が制御信
号出力レジスタ３０３から出力され、レジス
タＲ１の内容K_o11・Ｘ（ｔ−ｊ）がラツチ４
０４に転送される。 (9) 次に、K_o12・Ｘ（ｔ−ｊ−１）＋〔R1〕の演
算を行なうため、 ADR〔Km〕；ADR〔K₁₂〕 Ｌ４；“１”（LATCH） SL１；SELECT(B) SL２；SELECT(B) CTL；＝・＋ で示される内容の信号ADR〔Km〕〜CTLが
制御信号出力レジスタ３０３から出力され
る。 これによつて、係数メモリ２０１から係数
K_o11が読出されて演算回路４０２の演算入力
に供給される。また、セレクタ４０１はラ
ツチ１０１にラツチされている振幅データＸ
（ｔ−ｊ−１）を選択して演算回路４０２の
演算入力に供給する。これによつて、演算
回路４０２は ＝・＋＝K_o12・Ｘ（ｔ−ｊ−１）＋
K_o11・Ｘ（ｔ−ｊ） の演算値を出力する。そして、この演算値
は次のステツプでレジスタＲ１およびＲ２
に記憶される。これにより、レジスタＲ１お
よびＲ２の内容は 〔R1〕＝〔R2〕＝K_o12・Ｘ（ｔ−ｊ−１）＋
K_o11・Ｘ（ｔ−ｊ） となる (10) 次に、レジスタＲ２の内容、係数K_n13、
メモリSD０に記憶されている（ｊ−１）時
間前の振幅データＸ（ｔ−ｊ−１）により、
K_o13・Ｘ（ｔ−ｊ−１）＋〔R2〕の演算を行な
うため、まず、レジスタＲ２の内容をラツチ
４０４に転送するため、前述のステツプｂ−
(8)と同様にしてレジスタＲ２の内容K_o12Ｘ
（ｔ−ｊ−１）＋K_o11・Ｘ（ｔ−ｊ）がラツチ
４０４へ転送される。 (11) 次に、係数K_o13を読出してK_o13・Ｘ（ｔ−
ｊ−１）＋〔R2〕の演算を行なうため、前述
のステツプｂ−(9)と同様にして、 ADR〔Km〕；ADR〔K₁₃〕 Ｌ４；“１”（LATCH） SL１；SELECT(B) SL２；SELECT(B) CTL；＝・＋ で示される内容の信号ADR〔Km〕〜CTLが
制御信号出力レジスタ３０３から出力され
る。 これによつて、演算回路４０２は ＝・＋＝K_o13・Ｘ（ｔ−ｊ−１）＋K_o12・Ｘ（
ｔ−ｊ）＋K_o11Ｘ（ｔ−ｊ） の演算値を出力する。そして、この演算値は
次のステツプでレジスタＲ２に記憶され、このレ
ジスタＲ２に記憶され、このレジスタＲ２を介し
てハイパスフイルタHPFに供給される。 (12) ローパスフイルタLPFにおける最終ステ
ツプでは、レジスタＲ１の内容をメモリSD
０に書込み、次のサンプリング時刻（ｔ＋
１）で使用するため、まずレジスタＲ１の内
容「K_o12・Ｘ（ｔ−ｊ−１）＋K_o11・Ｘ（ｔ−
ｊ）」が前述のステツプｂ−(8)と同様にして
ラツチ４０４に転送された後、演算回路４０
２に＝の演算を行なわせ、その演算値
「＝K_o12・Ｘ（ｔ−ｊ−１）＋K_o11・Ｘ（ｔ−
ｊ）」がメモリSD０に書込まれる。この書込
み動作は、 DLa；DL₀ DLb；DL_SD GP２；“１” WR４；“１”（WRITE） で示される内容の信号DLa〜WR４が制御信
号出力レジスタ３０３から出力されることに
よつて行なわれる。 ローパスフイルタLPFの動作が終了する
と次にハイパスフイルタHPFの動作が行な
われるが、このハイパスフイルタHPFの動
作については説明を省略する。 次に、遅延時間間隔の粗い残響音RVD¹の形
成動作について説明する。 ｃ 残響音RVD¹の形成動作 (1) まずハイパスフイルタHPFのレジスタＲ
４の記憶データＸ（ｔ−ｊ）に係数K_o17を乗
算し、その乗算値K_o17・Ｘ（ｔ−ｊ）をレジ
スタＲ５に記憶させるため、 RGc；Ｒ４ Ｌ１；“１”（LATCH） で示される内容の信号RGc，Ｌ１が制御信
号出力レジスタ３０３から出力され、レジス
タＲ４の内容Ｘ（ｔ−ｊ）がラツチ４０４に
転送される。 (2) 次に、K_o17・Ｘ（ｔ−ｊ）を演算するため、 ADR〔Km〕；ADR〔K₁₇〕 Ｌ４；“１”（LATCH） SL１；SELECT(C) SL２；SELECT(B) CTL；＝・ で示される内容の信号ADR〔Km〕〜CTLが
制御信号出力レジスタ３０３から出力され
る。 これにより、演算回路４０２は ＝・＝K_o17・Ｘ（ｔ−ｊ） の演算値を出力する。この演算値は次の
ステツプでレジスタＲ５に記憶される。 (3) 次に、データメモリ１００のメモリＤ１か
らα1時間前の振幅データＸ（ｔ−α1）を読出
し、このデータＸ（ｔ−α1）とレジスタＲ１
１の現在値とを加算し、その加算値を再びレ
ジスタＲ１１に記憶させるため、まず、 DLa；DL₁ DLb；DL_D Ｌ３；“１”（LATCH） Ｌ２；“１”（LATCH） で示される内容の信号DLa〜Ｌ２が制御信号
出力レジスタ３０３から出力される。 これによつて、メモリＤ１に対応したアド
レスカウンタAC（Ｄ１）の出力情報ADR〔Ｄ
１〕が振幅データＸ（ｔ−α1）を読出すため
の下位アドレス情報としてラツチ３０６にラ
ツチされる。そして、この下位アドレス情報
ADR〔Ｄ１〕はアドレス情報出力回路３０９
においてその上位にメモリ番号情報DLaおよ
びメモリ種別情報DLbが付加されて、データ
メモリ１００に対してメモリＤ１のアドレス
情報DM・ADRとして出力される。これに
より、メモリＤ１からα1時間前の振幅デー
タＸ（ｔ−α1）が読出され、ラツチ１０１に
ラツチされる。 (4) 次に、この読出しデータＸ（ｔ−α1）とレ
ジスタＲ１１の現在値とを加算するため、レ
ジスタＲ１１の内容がラツチ４０４に転送さ
れた後、 SL１；SELECT(B) STL；＝＋ で示される内容の信号SL１〜CTLが制御信
号出力レジスタ３０３から出力される。 これにより、演算回路４０２は ＝＋＝〔R11〕＋Ｘ（ｔ−α1） で示される演算値を出力する。この場合、
レジスタＲ１１の内容は前回のサンプリング
時刻（ｔ−１）における動作を終了した段階
でクリアされている。このため、このステツ
プ(4)における演算値はＸ（ｔ−α1）とな
る。この後、演算値はレジスタＲ１１に転
送されて記憶される。 (5) 次に、メモリＤ１から振幅データＸ（ｔ−
α1）を読出し、これに係数K_o18を乗算し、
さらにその乗算値K_o18・Ｘ（ｔ−α1）とレジ
スタＲ５の内容「K_o17・Ｘ（ｔ−ｊ）」との加
算値をレジスタＲ６に再び記憶させるため、
まず前述のステツプｃ−(1)と同様にしてレジ
スタＲ５の内容「K_o17・Ｘ（ｔ−ｊ）」がラツ
チ４０４に転送される。 (6) 次に、ラツチ１０１にラツチされている振
幅データＸ（ｔ−α1）、ラツチ４０４にラツ
チされているデータ「K_o17・Ｘ（ｔ−ｊ）」、
係数K_o18とにより、 （Ｙ）＝K_o18・Ｘ（ｔ−α1）＋K_o17・Ｘ（ｔ−
ｊ） の演算を行なうため、 ADR〔Km〕；ADR〔K₁₈〕 Ｌ４；“１”（LATCH） SL１；SELECT(B) SL２；SELECT(B) CTL；＝・＋ で示される内容の信号ADR〔Km〕〜CTLが
制御信号レジスタ３０３から出力される。 これにより、演算回路４０２は ＝・＋＝K_o18・Ｘ（ｔ−α1）＋
K_o17・Ｘ（ｔ−ｊ） を出力する。そして、この演算値は次のス
テツプでレジスタＲ６を介してメモリＤ１の
現在時刻（ｔ）に対応したアドレスに書込ま
れる。この後、レジスタＲ６はメモリＤ２の
系統の処理を行なうためクリアされる。 (7) 次に、メモリＤ２〜Ｄ９の各系統に関する
処理が前述のステツプｃ−(3)〜ｃ−(6)と同様
にして行なわれる。そして、メモリＤ１〜Ｄ
９の各系統の処理を終了すると、レジスタＲ
１１には RVD¹（ｔ）＝₉ 〓^m=1 Ｘ（ｔ−x_n） で表わされる残響音RVD¹に関する情報が得られ
る。 次に、遅延時間間隔の密は残響音RVD²の形
成動作につてい説明する。 ｄ 残響音RVD²の形成動作 (1) まず、メモリMD０からα1時間前の振幅デ
ータRVD¹（ｔ−β1）を読出すため、 DLa；DL₀ DLb；DL_MD Ｌ３；“１”（LATCH） Ｌ２；“１”（LATCH） で示される内容のラツチ制御信号DLa〜Ｌ２
が制御信号出力レジスタ３０３から出力され
る。これにより、アドレス情報出力回路３０
９において前述のステツプｃ−(3)と同様にし
てメモリMD０に対するアドレス情報DM・
ADRが形成され、メモリMD０からβ1時間
前の振幅データRVD¹（ｔ−β1）が読出され
る。そして、このデータRVD¹（ｔ−β1）は
ラツチ１０１にラツチされる。 (2) 次に、ラツチ１０にラツチされた振幅デー
タRVD¹（ｔ−β1）、レジスタＲ１１の出力デ
ータRVD¹（ｔ）、係数K_o30により、 K_o30・RVD¹（ｔ−β1）＋RVD¹（ｔ） を演算し、その演算値をレジスタＲ１２に記
憶させるため、まず、レジスタＲ１１の出力
データRVD¹（ｔ）がラツチ４０４に転送さ
れた後、 ADR〔Km〕；ADR〔K₃₀〕 Ｌ４；“１”（LATCH） SL１；SELECT(B) SL２；SELECT(B) CTL；＝・＋ で示される内容の信号ADR〔Km〕〜CTLが
制御信号出力レジスタ３０３から出力され
る。 これにより、演算回路４０２は ＝・＋＝K_o30・RVD¹（ｔ−β1）＋RVD¹（
ｔ） の演算値を出力する。そして、この演算値
は次のステツプにおいてレジスタＲ１２に
記憶される。 (3) 次に、レジスタＲ１２の内容「K_o30・
RVD¹（ｔ−β1）＋RVD¹（ｔ）」に係数K_o29を
乗算するため、まずレジスタＲ１２の内容が
ラツチ４０４に転送された後、 ADR〔Km〕；ADR〔K₂₉〕 Ｌ４；“１”（LATCH） SL１；SELECT(C) SL２；SELECT(B) CTL；＝・ で示される内容の信号ADR〔Km〕〜CTLが
制御信号出力レジスタ３０３から出力され
る。 これにより、演算回路４０２は ＝・＝K_o29・｛K_o30・RVD¹（ｔ−β1）＋RVD
¹（ｔ）｝ で示される演算値を出力する。この演算値
は次のステツプにおいてレジスタＲ１３に
記憶される。 (4) 次に、レジスタＲ１３の内容とβ1時間前
のデータRVD¹（ｔ−β1）（前述のステツプｄ
−(1)においてラツチ１０１にラツチされてい
る）とを加算し、その加算値をレジスタＲ１
３に再び記憶させるため、前述のステツプｄ
−(2)と同様にしてレジスタＲ１３の内容
「K_o29・｛K_o30・RVD¹（ｔ−β1）＋RVD¹
（ｔ）｝」がラツチ４０４に転送された後、 SL１；SELECT(B) CTL；＝＋ で示される内容の信号SL１〜CTLが制御信
号出力レジスタ３０３から出力される。これ
により、演算回路４０２は ＝＋＝RVD¹（ｔ−β1）＋K_o29・｛K_o30・RVD
¹（ｔ−β1）＋RVD¹（ｔ）｝ で示される演算値を出力する。この演算値
は次のステツプにおいてレジスタＲ１３に
記憶され、残響音情報RVD^2Aとして出力さ
れる。 (5) 次に、レジスタＲ１２の内容「K_o30・
RVD¹（ｔ−β1）＋RVD¹（ｔ）」をβ1時間遅れ
たサンプリング時刻（ｔ＋β1）で使用する
ため、レジスタＲ１２の内容がメモリMD０
の現在時刻（ｔ）に対応したアドレスに書込
まれる。 この後、β1時間間隔よりさらに密に残響
音RVD^2B、RVD^2Cが同様にして形成される。
そして、残響音RVD^2Cの形成のためのステ
ツプｄ−(5)が終了すると、この残響音
RVD^2Cに関するデータが前述のステツプａ
−(8)の場合と同様にして出力レジスタ５００
に書込まれ、減衰器５０１に転送される。こ
れにより、変調効果に加えてさらに残響効果
の付与されたデイジタル楽音信号が得られ
る。 なお、上記の説明では、デイジタル楽音信号の
１サンプリング時間内において、まず変調効果の
ための処理を行ない、その後続いて残響効果のた
めの処理を行なうようにした場合につき説明した
が、この処理の順序は逆であつてもよい。また、
変調効果と残響効果の組合せに限らず、異なる変
調効果の組合せでもよい。 このようにこの発明は、制御プログラムの指示
に基づいて任意の効果付加回路をデイジタルメモ
リおよびデイジタル演算回路によつて構築するも
のであるため、同一回路を時分割で使用すること
により、各種の複数の効果を簡単に付加すること
ができる。例えば、入力楽音にビブラート効果を
付加した後、さらに残響効果を付加することが極
めて簡単に可能となる。あるいは、同一楽音に異
なる効果を並列的に付加することも可能となる。
さらに、複数系列の楽音に対しても同一回路で各
系列毎にそれぞれ異なる効果を付加することもで
きるなど汎用性および経済性という点で優れた利
点がある。また、デイジタル符号化された楽音信
号を直接入力できるため、電子楽器に組合せて利
用する場合でもDA変換器やフイルタが不要とな
り、集積化することができ、構成を小規模化する
ことができる。また、効果の特性を制御するパラ
メータを制御プログラムの指示に従つて自由に変
えることができるため、演奏途中においても効果
の特性を簡単に変えることができ、演奏上の操作
性および演奏効果の点で優れた効果がある。

【図面の簡単な説明】

第１図はこの発明において使用するデイジタル
フイルタの基本構成を示す図、第２図は第１図に
示した回路において乗算係数を変化させた場合の
出力信号の周波数変化を示す図、第３図は第１図
の回路において入力信号周波数の変化に対する出
力信号の位相変化を示す図、第４図は第１図にお
ける変調用係数発生器の一例を示す回路図、第５
図はこの発明に使用するデイジタルフイルタの他
の例を示す図、第６図および第７図はこの発明に
おいて使用する遅延回路の基本構成を示す図、第
８図は第６図の遅延回路の動作を説明するための
タイムチヤート、第９図はこの発明において使用
する残響音形成回路の一例を示す機能ブロツク
図、第１０図は第９図の実施例において発生され
る初期反射音の特性図、第１１図は櫛型フイルタ
構成の遅延回路の周波数特性を示す図、第１２図
および第１３図は第９図の実施例において発生さ
れる残響音の特性図、第１４図は残響音形成回路
の他の例を示す機能ブロツク図、第１５図はこの
発明による効果付加装置の具体例を示すブロツク
図、第１６図は第１５図の実施例におけるデータ
メモリの構造を示す図、第１７図は第１５図の実
施例におけるデイレイレングスデータメモリの構
造を示す図、第１８図は第１５図の実施例におけ
るアドレスカウンタの構造を示す図である。 DF……デイジタルフイルタ、A₁，A₂……加算
器、M₁，M₂……乗算器、DL……遅延素子、
MCG……変調用係数発生器、１……初期反射音
形成部、２……第１残響音形成部、３……第２残
響音形成部、１０……記憶部、１００……データ
メモリ、２０……パラメータ発生部、３０……ア
ドレス情報発生部、３００……プログラムメモ
リ、４０……演算部、６０……変調効果選択回
路、７０……残響効果選択回路。

Claims (1)

1. 【特許請求の範囲】 １ 楽音に付加するビブラート、アンサンブル等
   の効果を選択設定するものであつて、同時に複数
   の効果の選択が可能な効果選択手段と、 該効果選択手段において選択可能な効果のそれ
   ぞれに対応した効果を楽音に付加するための制御
   プログラムを複数記憶しており、上記効果選択手
   段で選択された効果に対応する制御プログラムを
   出力する制御プログラムメモリと、 演算手段および複数のアドレスを有するデータ
   メモリを含む効果音形成手段と、 上記効果選択手段において選択された効果に対
   応する、遅延時間に関するパラメータおよび演算
   係数に関するパラメータを上記制御プログラムメ
   モリの出力に従つて発生するパラメータ発生手段
   と、 上記制御プログラムメモリの出力および上記遅
   延時間に基づき上記データメモリに関するパラメ
   ータに対する書き込み、読み出し、アドレス指定
   のためのメモリ制御信号を出力するとともに、上
   記制御プログラムメモリの出力に基づき上記演算
   手段に対する演算制御信号を出力する制御手段と
   から構成され、 上記効果音形成手段では、上記演算制御信号に
   従つて上記演算手段において上記データメモリか
   ら読み出された信号と、上記演算係数と、デイジ
   タル楽音信号とで所定の演算を行うことにより上
   記デイジタル楽音信号に対して上記効果選択手段
   において選択された効果を付加して出力すること
   を特徴とする効果付加装置。