JPH0157800B2 - - Google Patents
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- JPH0157800B2 JPH0157800B2 JP56120400A JP12040081A JPH0157800B2 JP H0157800 B2 JPH0157800 B2 JP H0157800B2 JP 56120400 A JP56120400 A JP 56120400A JP 12040081 A JP12040081 A JP 12040081A JP H0157800 B2 JPH0157800 B2 JP H0157800B2
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Description
この発明は残響音付加装置に関し、特に遅延時
間および振幅レベルが不規な残響音と規則的な残
響音とを合成して発生する残響音付加装置に関す
るものである。 従来において、残響音を電子回路によつて形成
する装置としては、BBD（Bucket Brigade
Device）やCCD（Charge Coupled Device）など
のアナログ遅延素子を用いたものが多いが、この
場合の回路構成としては、第１図にその代表例を
示すように、自己の遅延信号出力を入力側に帰還
する帰還ループFBLを有し、入力楽音信号と帰
還信号とを加算した信号をBBD等からなる遅延
回路DCによりDT時間遅延して出力するように
したものがある。 このような構成の回路によれば、第２図に示す
ように、遅延回路DCの遅延時間DTと帰還ルー
プFBLのゲインｇによつて決まる規則的なイン
パルス応答を示す残響音が得られる。 ところが、コンサートホール等における実際の
残響音を分析してみると、第３図のインパルス応
答特性図に示すように、壁面や床面から反射した
振幅レベルおよび遅延時間の不規則な初期反射音
ECHが最初に現われ、この後振幅レベルおよび
残響時間が規則的な残響音RVが現われるという
特性になつている。従つて、第１図の如き構成で
はコンサートホール等で得られるような自然性の
ある残響音を発生させることはできない。 そこで、第４図に示すように、遅延時間がラン
ダムに設定された複数の遅延回路DC1〜DCoを直
列に接続した後、各遅延回路DC1〜DCoの遅延信
号レベルをレベル制御回路GC1〜GCoによつて独
立して制御し、これらを合成回路CCにて合成し
て第３図のインパルス応答特性を示す初期反射音
ECHおよび残響音RVを発生させるようにしたも
のがある。 しかし、第４図の如き構成により自然性のある
残響音を発生させるためには、非常に多くの遅延
回路を設けなければならず、装置規模が大きくな
ると共に、経済性に劣るという欠点があつた。 この発明は上述した従来の残響音付加装置の欠
点に鑑みなされたもので、その目的は小規模構成
および経済的構成で自然性のある残響音を発生し
得るようにした残響音付加装置を提供することに
ある。 このためにこの発明による残響音付加装置は、
入力楽音信号とそれぞれ異なる遅延時間遅延した
複数の遅延楽音信号を出力する第１の遅延回路
と、上記複数の遅延楽音信号のレベルをそれぞれ
独立して制御して出力するレベル制御回路と、入
力楽音信号を上記第１の遅延回路から出力される
複数の遅延楽音信号より長く遅延して出力する第
２の遅延回路と、自己の遅延信号出力を入力側に
帰還する帰還ループを有し、上記第２の遅延回路
の出力信号と自己の遅延信号出力とを所定比率で
合成した信号を所定の遅延時間遅延して出力する
第３の遅延回路と、上記レベル制御回路の出力信
号と上記第３の遅延回路の出力信号とを合成し、
その合成信号を入力楽音信号の残響音信号として
出力する合成回路とを具備してなるものである。 以下、この発明を実施例に基づき詳細に説明す
る。 第５図はこの発明による残響音付加装置の一実
施例を示すブロツク図、第６図はこの実施例の構
成を機能的に表わした機能ブロツク図、第７図お
よび第８図はデイジタルメモリを用いて所望の遅
延時間の残響音を発生させるための遅延回路の基
本的構成を示すブロツク図である。 説明の便宜上、まず第７図および第８図に示す
遅延回路の基本的構成およびその動作を説明し、
次に第６図の機能ブロツク図により残響音の形成
過程を説明し、その次に第５図に示す実施例の具
体的構成および動作を説明する。 デイジタルメモリを用いた遅延回路の基本構成 デイジタルメモリに対し所定のサンプリング周
期Toで順次サンプリングした入力楽音信号の振
幅データSPD（ｔ）を時間経過に従つて順次記憶
させるようにした場合、時刻（ｔ−ｉ）で記憶し
た振幅データSPD（ｔ−ｉ）をｉ時間経過した時
刻ｔで読出すには、サンプリング時刻がｔのとき
にアドレス情報ADR（ｔ）に対し、ｉ時間の間に
変化したアドレス間隔ΔADRを次の第(1)式また
は第(2)式で示す如く加算または減算し、時刻（ｔ
−ｉ）におけるアドレス情報ADR（ｔ−ｉ）を求
め、このアドレス情報ADR（ｔ−ｉ）をデイジタ
ルメモリのアドレス入力に与えれば良い。 ADR（ｔ−ｉ）＝ADR（ｔ）＋ΔADR ……(1) ADR（ｔ−ｉ）＝ADR（ｔ）−ΔADR ……(2) これによつて、時刻（ｔ−ｉ）で記憶させた振
幅データSPD（ｔ−ｉ）を ｉ＝ΔADR×To ……(3) で表わされるｉ時間遅れて読出すことができる。
すなわち、所望の遅延時間ｉに対応するアドレス
間隔ΔADRを遅延時間情報として与えれば、時
刻（ｔ−ｉ）で記憶させた振幅データSPD（ｔ−
ｉ）をｉ時間遅れて読出すことができる。この場
合、上記第(1)式によつて時刻（ｔ−ｉ）における
アドレス情報ADR（ｔ−ｉ）を求めるものは、振
幅データSPD（ｔ）を時間経過に伴つて高位アド
レスから低位アドレスへ向けて順次記憶させる場
合に適用される。また、第２式によるものは、振
幅データSPD（ｔ）を低位アドレスから高位アド
レスへ向けて順次記憶させる場合に適用される。 従つて、この発明における遅延回路は、振幅デ
ータSPD（ｔ）を順次記憶するデイジタルメモリ
DMと、上記第(1)式または第(2)式で示される読出
し用のアドレス情報ADR（ｔ−ｉ）を形成するア
ドレス情報発生回路AGと、上記アドレス間隔
ΔADRを遅延時間情報DLDとして発生するデイ
レイレングスデータメモリDDMとが基本的に設
けられる。 第７図はこのような考え方に基づく遅延回路の
一例を示すブロツク図であつて、デイジタルメモ
リDM、アドレス情報発生回路AG、デイレイレ
ングスデータメモリDDM、乗算器Ｍを備えてい
る。 デイジタルメモリDMは、第９図のタイムチヤ
ートに示すように、クロツクパルスφに従つて所
定周期Toでサンプリングした振幅データSPD
（ｔ）を「０」〜「９」の各アドレスに高位アド
レス「９」側から低位アドレス「０」に向けて順
に記憶するものであり、例えばRAM（ランダム
アクセスメモリ）やシフトレジスタにより構成さ
れる。 このデイジタルメモリDMにおける振幅データ
SPD（ｔ）の書込みアドレスおよび読出しアドレ
スの指定は、アドレス情報発生回路AGによつて
行なわれる。すなわち、アドレス情報発生回路
AGはアドレスカウンタACと加算器ADとを備
え、サンプリング時刻の更新に伴つて値が更新さ
れる書込みアドレス情報ADR（ｔ），ADR（ｔ＋
１），ADR（ｔ＋２），……ADR（ｔ＋ｉ）を形成
すると共に、前述の第(1)式で表わされる読出しア
ドレス情報ADR（ｔ−ｉ）を形成し、これをデイ
ジタルメモリDMのアドレス情報DM・ADRとし
ては出力する。すなわち、アドレスカウンタAC
は周期Toのクロツクパルスφをカウントし、そ
のカウント値を現在のサンプリング時刻ｔにおけ
る振幅データSPD（ｔ）の書込みアドレス情報
ADR（ｔ）として出力し、この情報ADR（ｔ）を
加算器ADに供給する。一方、デイレイレングス
データメモリDDMは所望の遅延時間ｉに対応す
る時間情報DLD（ΔADR＝ｉ／To）を加算器AD
の他の加算入力に供給する。すると、加算器AD
は当該サンプリング時刻ｔにおいて、まず前述の
第(1)式で表わされる演算を行いその演算値をｉ時
間前の振幅データSPD（ｔ−ｉ）の読出しアドレ
ス情報ADR（ｔ−ｉ）として出力し、続いてアド
レスカウンタACの出力情報ADR（ｔ）とそのま
ま現在時刻ｔにおける振幅データSPD（ｔ）の書
込みアドレス情報ADR（ｔ）として出力する。 これによつて、デイジタルメモリDMからは、
時刻ｔにおいて、ｉ時間前の時刻（ｔ−ｉ）で記
憶させた振幅データSPD（ｔ−ｉ）が読出される
と共に、現在時刻ｔにおける振幅データSPD
（ｔ）がアドレス情報ADR（ｔ）で指定されるア
ドレスに記憶される。 このようにしてデイジタルメモリDMからｉ時
間遅れて読出された振幅データSPD（ｔ−ｉ）
は、乗算器Ｍにおいて振幅レベル制御用の係数Ｋ
が乗算されてレベル制御される。そして、レベル
制御された振幅データＫ・SPD（ｔ−ｉ）は図示
しないDA変換器によりアドレス信号に変換され
る。このような動作は各サンプリング時刻毎に行
なわれる。この結果、入力楽音よりｉ時間遅れた
残響音を発生させることができる。この場合、１
つのサンプリング時間において異なる複数の遅延
時間情報DLDを時分割で順次与えれば、同一サ
ンプリング時間内に遅延時間の異なる複数の残響
音に関する情報を取り出すことができる。従つ
て、この発明の実施例では、第７図に示す遅延回
路は、周囲の壁などの反射体への距離の差によつ
て振幅レベルや遅延時間がランダムに異なる複数
な残響特性の初期反射音を形成するために利用さ
れる。 第８図は遅延回路の他の例を示すブロツク図で
あつて、この例の遅延回路はアドレス情報発生回
路AGのアドレスカウンタACをプリセツト型の
ダウンカウンタで構成する。そしてアドレスカウ
ンタACに対して所望の遅延時間ｉに対応する遅
延時間情報DLDをプリセツトしてこのプリセツ
ト値（DLD）からダウンカウント動作させるこ
とにより、該アドレスカウンタACから出力され
るアドレス情報ADR（ｔ），ADR（ｔ＋１），…
ADR（ｔ＋ｉ）の繰り返し周期が遅延時間情報
DLDにより指定される遅延時間と一致するよう
にし、現在時刻ｔにおける振幅データSPD（ｔ）
を記憶させるべきアドレスからｉ時間前に記憶さ
せた振幅データSPD（ｔ−ｉ）を読出すようにし
たものである。 換言すれば、デイジタルメモリDMが第８図の
如く10語で構成される場合にはアドレス間隔の最
大値が「10」となるため、最大で10・To時間遅
れた振幅データSPD（ｔ−10）を読出すことが可
能であるが、所望の遅延時間ｉを例えば６・To
とする場合、アドレスカウンタACの出力情報
DM・ADRを５、４、３、２、１、０、５、…
…０の繰り返しとし、デイジタルメモリDMにお
いて使用するアドレスの範囲を所望の遅延時間ｉ
（ｉ＝６・To）に対応して縮小し、現在時刻ｔに
おいてサンプリングした振幅データSPD（ｔ）を
書込もうとするアドレスを、ちようどｉ時間前の
振幅データSPD（ｔ−ｉ）を書込んだアドレスに
一致させ、現在時刻ｔにおける振幅データSPD
（ｔ）を書込むべきアドレスからｉ時間前に書込
んだ振幅データSPD（ｔ−ｉ）を読出すようにし
たものである。このために、この第８図の遅延回
路では、アドレスカウンタACの出力情報DM・
ADRが「０」から「９」に変化したことを検出
し、この検出信号によりデイレイレングスデータ
メモリDDMから出力されている時間情報DLDを
アドレスカウンタACにプリセツトする最大値検
出回路MXDが設けられている。 一方、この第８図の遅延回路は、現在時刻ｔに
おいてサンプリングした振幅データSPD（ｔ）を
そのままデイジタルメモリDMに書込まず、ｉ時
間前の振幅データSPD（ｔ−ｉ）を所定割合いで
帰還し、その帰還値Ｋ・SPD（ｔ−ｉ）と現在時
刻ｔにおいてサンプリングした振幅データSPD
（ｔ）との加算値を書込むようにしたものである。
このために、デイジタルメモリDMから読出され
たｉ時間前の振幅データSPD（ｔ−ｉ）に係数Ｋ
を乗算してデイジタルメモリDMのデータ入力側
に帰還する乗算器Ｍと、乗算器Ｍの出力データ
Ｋ・SPD（ｔ−ｉ）と現在時刻ｔの振幅データ
SPD（ｔ）とを加算し、その加算値「SPD（ｔ）＋
Ｋ・SPD（ｔ−ｉ）」をデイジタルメモリDMのデ
ータ入力に供給する加算器ADとが設けられてい
る。 従つて、このように構成された遅延回路におい
ては、所望の遅延時間ｉを６・Toとする場合、
アドレスカウンタACには該カウンタACの出力情
報DM・ADRが「０」から最大値（この例では
「９」）に変化した時点で、 DLD＝６−１＝５ で表わされる遅延時間情報DLDがプリセツトさ
れる。これによつて、アドレスカウンタACはサ
ンプリング時刻の進行に伴つて（サンプリング周
期To毎に）５、４、３、２、１、０、５、……
０という具合に変化するアドレス情報DM・
ADRを繰り返し出力するようになる。そして、
各サンプリング時刻においては、アドレス情報
DM・ADRで指定されるアドレスに記憶されて
いるｉ時間前の振幅データSPD（ｔ−ｉ）がまず
読出され、続いてこの読出しアドレスと同一アド
レスに対しｉ時間前の振幅データSPD（ｔ−ｉ）
と現在時刻ｔでサンプリングした振幅データ
SPD（ｔ）とを所定割合いで加算したデータ
「SPD（ｔ）＋Ｋ・SPD（ｔ−ｉ）」が書込まれる。 従つて、このように構成した遅延回路では、現
在のサンプリング時刻ｔにおける振幅データ
SPD（ｔ）の書込みアドレスとｉ時間前の振幅デ
ータSPD（ｔ−ｉ）の読出しアドレスとが同一
で、かつｉ時間前の振幅データSPD（ｔ−ｉ）が
帰還されているため、振幅レベルや遅延時間が規
則的に変化する残響音に関するデータを取り出す
ことができる。従つて、この発明の実施例では、
第８図に示す遅延回路は初期反射音発生後の規則
的残響特性の残響音を発生するために用いられて
いる。 なお、振幅データSPDに係数Ｋを乗算してい
くと、最終的に得られる残響音に関するデータは
元の振幅データSPDよりレベルが大きくなつて
しまうため、実際にはこの残響音に関するデータ
は減衰器を通して残響音の出力部に導かれる。 この場合、係数Ｋを「−１＜Ｋ＜０」とするよ
うにすれば、減衰器を必要としない。 次に、第６図に示す機能ブロツク図を用いて残
響音の形成過程を説明する。 残響音の形成過程 まず、第６図の実施例における残響音の形成過
程は、振幅レベルおよび遅延時間がランダムに変
化する初期反射音を形成する過程と、この初期反
射音に続く、振幅レベルおよび遅延時間が規則的
に変化する残響音を形成する過程とに大別され
る。そして、ここではこれらの初期反射音および
残響音は互いに独立した遅延回路系列で形成する
ように構成されている。これにより、両者は互い
に全く独立して制御が可能となる。 第６図において、入力楽音信号を所定周期To
でサンプリングした振幅データSPD（ｔ）は第１
の遅延回路系列である初期反射音形成部１に供給
される。 初期反射音形成部１は、第７図に示した遅延回
路を利用したもので、2048語の記憶アドレスを有
するメモリＤ０（第１の遅延回路に相当）と、現
在のサンプリング時刻ｔにおいて上記メモリＤ０
から読出した互いに遅延時間の異なるio時間（ｎ
＝１〜10）の前の10種類の振幅データSPD（ｔ−
i1），SPD（ｔ−i2），…SPD（ｔ−i10）に対して任
意の振幅レベル制御用係数Ko（ｎ＝１〜10）を乗
算する乗算器Ａ１〜Ｍ１０と、これら乗算器Ｍ１
〜Ｍ１０の乗算値出力K1・SPD（ｔ−i1），K2・
SPD（ｔ−i2），……K10・SPD（ｔ−i10）の緩和 10 〓n=1 Ko ・SPD（ｔ−io）を求め、該総和10 〓n=1 Ko ・SPD（ｔ−io）を現在時刻ｔにおける初期反射
音の瞬時値ECH（ｔ）として出力する加算器
SUMとから構成されている。乗算器Ｍ１〜Ｍ１
０と加算器SUMからレベル制御回路が構成され
る。 なお、加算器SUMは、上記総和 10 〓n=1 Ko・SPD（ｔ−io）を次のサンプリング 時刻（ｔ＋１）まで一時記憶するレジスタROを
内蔵している。 このような構成の初期反射音形成部１におい
て、現在時刻ｔでサンプリングされた入力楽音の
振幅データSPD（ｔ）は、メモリＤ０の2048語の
記憶アドレスのうち現在時刻ｔに対応したアドレ
スに書込まれる。次に、加算器SUM内のレジス
タR0には前回のサンプリング時刻（ｔ−１）に
おける総和 10 〓n=1 Ko・SPD（ｔ−１−io）が記憶されて いるため、このレジスタR0の内容ががリセツト
される。次に、io時間前の10種類の振幅データ
SPD（ｔ−i1）〜SPD（ｔ−i10）のうち、遅延時間
i1の振幅データSPD（ｔ−i1）をメモリＤ０から読
出すため、遅延時間i1に対応するメモリＤ０のア
ドレスが指定され、該アドレスからi1時間前にサ
ンプリングした振幅データSPD（ｔ−i1）が読出
される。この場合、i1時間前の振幅データSPD
（ｔ−i1）を読出すためのアドレスは前述した第
(1)式によつて求められる。 このようにして読出された遅延時間i1の振幅デ
ータSPD（ｔ−i1）は、乗算器Ｍ１に入力されこ
の乗算器Ｍ１において遅延時間i1の第１反射音
ECH1に対応する振幅レベル制御用の係数K1と乗
算される。そして、その乗算値K1・SPD（ｔ−i1）
は加算器SUMに入力され、レジスタR0の現在値
と加算され、その加算値はレジスタＲ０に再び記
憶される。この場合、レジスタＲ０の内容は、現
在時刻ｔの振幅データSPD（ｔ）の書込みの直後
にリセツトされているため、この時レジスタＲ０
に書込まれる内容はデータK1・SPD（ｔ−i1）と
なる。 このようにして、遅延時間i1の振幅データSPD
（ｔ−i1の読出し処理およびレベル制御処理が終
了すると、すなわち第１反射音ECH1に関する処
理が終了すると、次に遅延時間i2の第２反射音
ECH2に関する振幅データSPD（ｔ−i2）の読出し
処理およびレベル制御処理が第１反射音ECH1の
形成処理と同様にして行なわれる。この結果、加
算器SUM内のレジスタR0には、第１反射音
ECH1に関するデータK1・SPD（ｔ−i2）と第２
反射音ECH2に関するデータK2・SPD（ｔ−i2）
との加算値「K1・SPD（ｔ−i1）＋K2・SPD（ｔ−
i2）」が記憶される。 このような処理は第３反射音ECH3〜第10反射
音ECH10についても同様に行なわれる。この結
果、レジスタＲ０には第１反射音ECH1〜第10反
射音ECH10に関する振幅データK1・SPD（ｔ−i1）
〜K10・SPD（ｔ−i10）の総和 10 〓n=1 Ko・SPD（ｔ−io）が記憶される。 そして、この総和10 〓n=1 Ko・SPD（ｔ−io） は第１反射音ECH1〜第10反射音ECH10からなる
初期反射音の瞬時値ECH（ｔ）としてスイツチ回
路SWを介して出力される。 スイツチ回路SWは、次の第１表に示すよう
に、１サンプリング周期To内の初期反射音の形
成処理時間TaにおいてはレジスタＲ０の出力を
選択出力し、初期反射音の形成処理後の時間Tb
においては第２の遅延回路系列の出力を選択出力
するものである。
間および振幅レベルが不規な残響音と規則的な残
響音とを合成して発生する残響音付加装置に関す
るものである。 従来において、残響音を電子回路によつて形成
する装置としては、BBD（Bucket Brigade
Device）やCCD（Charge Coupled Device）など
のアナログ遅延素子を用いたものが多いが、この
場合の回路構成としては、第１図にその代表例を
示すように、自己の遅延信号出力を入力側に帰還
する帰還ループFBLを有し、入力楽音信号と帰
還信号とを加算した信号をBBD等からなる遅延
回路DCによりDT時間遅延して出力するように
したものがある。 このような構成の回路によれば、第２図に示す
ように、遅延回路DCの遅延時間DTと帰還ルー
プFBLのゲインｇによつて決まる規則的なイン
パルス応答を示す残響音が得られる。 ところが、コンサートホール等における実際の
残響音を分析してみると、第３図のインパルス応
答特性図に示すように、壁面や床面から反射した
振幅レベルおよび遅延時間の不規則な初期反射音
ECHが最初に現われ、この後振幅レベルおよび
残響時間が規則的な残響音RVが現われるという
特性になつている。従つて、第１図の如き構成で
はコンサートホール等で得られるような自然性の
ある残響音を発生させることはできない。 そこで、第４図に示すように、遅延時間がラン
ダムに設定された複数の遅延回路DC1〜DCoを直
列に接続した後、各遅延回路DC1〜DCoの遅延信
号レベルをレベル制御回路GC1〜GCoによつて独
立して制御し、これらを合成回路CCにて合成し
て第３図のインパルス応答特性を示す初期反射音
ECHおよび残響音RVを発生させるようにしたも
のがある。 しかし、第４図の如き構成により自然性のある
残響音を発生させるためには、非常に多くの遅延
回路を設けなければならず、装置規模が大きくな
ると共に、経済性に劣るという欠点があつた。 この発明は上述した従来の残響音付加装置の欠
点に鑑みなされたもので、その目的は小規模構成
および経済的構成で自然性のある残響音を発生し
得るようにした残響音付加装置を提供することに
ある。 このためにこの発明による残響音付加装置は、
入力楽音信号とそれぞれ異なる遅延時間遅延した
複数の遅延楽音信号を出力する第１の遅延回路
と、上記複数の遅延楽音信号のレベルをそれぞれ
独立して制御して出力するレベル制御回路と、入
力楽音信号を上記第１の遅延回路から出力される
複数の遅延楽音信号より長く遅延して出力する第
２の遅延回路と、自己の遅延信号出力を入力側に
帰還する帰還ループを有し、上記第２の遅延回路
の出力信号と自己の遅延信号出力とを所定比率で
合成した信号を所定の遅延時間遅延して出力する
第３の遅延回路と、上記レベル制御回路の出力信
号と上記第３の遅延回路の出力信号とを合成し、
その合成信号を入力楽音信号の残響音信号として
出力する合成回路とを具備してなるものである。 以下、この発明を実施例に基づき詳細に説明す
る。 第５図はこの発明による残響音付加装置の一実
施例を示すブロツク図、第６図はこの実施例の構
成を機能的に表わした機能ブロツク図、第７図お
よび第８図はデイジタルメモリを用いて所望の遅
延時間の残響音を発生させるための遅延回路の基
本的構成を示すブロツク図である。 説明の便宜上、まず第７図および第８図に示す
遅延回路の基本的構成およびその動作を説明し、
次に第６図の機能ブロツク図により残響音の形成
過程を説明し、その次に第５図に示す実施例の具
体的構成および動作を説明する。 デイジタルメモリを用いた遅延回路の基本構成 デイジタルメモリに対し所定のサンプリング周
期Toで順次サンプリングした入力楽音信号の振
幅データSPD（ｔ）を時間経過に従つて順次記憶
させるようにした場合、時刻（ｔ−ｉ）で記憶し
た振幅データSPD（ｔ−ｉ）をｉ時間経過した時
刻ｔで読出すには、サンプリング時刻がｔのとき
にアドレス情報ADR（ｔ）に対し、ｉ時間の間に
変化したアドレス間隔ΔADRを次の第(1)式また
は第(2)式で示す如く加算または減算し、時刻（ｔ
−ｉ）におけるアドレス情報ADR（ｔ−ｉ）を求
め、このアドレス情報ADR（ｔ−ｉ）をデイジタ
ルメモリのアドレス入力に与えれば良い。 ADR（ｔ−ｉ）＝ADR（ｔ）＋ΔADR ……(1) ADR（ｔ−ｉ）＝ADR（ｔ）−ΔADR ……(2) これによつて、時刻（ｔ−ｉ）で記憶させた振
幅データSPD（ｔ−ｉ）を ｉ＝ΔADR×To ……(3) で表わされるｉ時間遅れて読出すことができる。
すなわち、所望の遅延時間ｉに対応するアドレス
間隔ΔADRを遅延時間情報として与えれば、時
刻（ｔ−ｉ）で記憶させた振幅データSPD（ｔ−
ｉ）をｉ時間遅れて読出すことができる。この場
合、上記第(1)式によつて時刻（ｔ−ｉ）における
アドレス情報ADR（ｔ−ｉ）を求めるものは、振
幅データSPD（ｔ）を時間経過に伴つて高位アド
レスから低位アドレスへ向けて順次記憶させる場
合に適用される。また、第２式によるものは、振
幅データSPD（ｔ）を低位アドレスから高位アド
レスへ向けて順次記憶させる場合に適用される。 従つて、この発明における遅延回路は、振幅デ
ータSPD（ｔ）を順次記憶するデイジタルメモリ
DMと、上記第(1)式または第(2)式で示される読出
し用のアドレス情報ADR（ｔ−ｉ）を形成するア
ドレス情報発生回路AGと、上記アドレス間隔
ΔADRを遅延時間情報DLDとして発生するデイ
レイレングスデータメモリDDMとが基本的に設
けられる。 第７図はこのような考え方に基づく遅延回路の
一例を示すブロツク図であつて、デイジタルメモ
リDM、アドレス情報発生回路AG、デイレイレ
ングスデータメモリDDM、乗算器Ｍを備えてい
る。 デイジタルメモリDMは、第９図のタイムチヤ
ートに示すように、クロツクパルスφに従つて所
定周期Toでサンプリングした振幅データSPD
（ｔ）を「０」〜「９」の各アドレスに高位アド
レス「９」側から低位アドレス「０」に向けて順
に記憶するものであり、例えばRAM（ランダム
アクセスメモリ）やシフトレジスタにより構成さ
れる。 このデイジタルメモリDMにおける振幅データ
SPD（ｔ）の書込みアドレスおよび読出しアドレ
スの指定は、アドレス情報発生回路AGによつて
行なわれる。すなわち、アドレス情報発生回路
AGはアドレスカウンタACと加算器ADとを備
え、サンプリング時刻の更新に伴つて値が更新さ
れる書込みアドレス情報ADR（ｔ），ADR（ｔ＋
１），ADR（ｔ＋２），……ADR（ｔ＋ｉ）を形成
すると共に、前述の第(1)式で表わされる読出しア
ドレス情報ADR（ｔ−ｉ）を形成し、これをデイ
ジタルメモリDMのアドレス情報DM・ADRとし
ては出力する。すなわち、アドレスカウンタAC
は周期Toのクロツクパルスφをカウントし、そ
のカウント値を現在のサンプリング時刻ｔにおけ
る振幅データSPD（ｔ）の書込みアドレス情報
ADR（ｔ）として出力し、この情報ADR（ｔ）を
加算器ADに供給する。一方、デイレイレングス
データメモリDDMは所望の遅延時間ｉに対応す
る時間情報DLD（ΔADR＝ｉ／To）を加算器AD
の他の加算入力に供給する。すると、加算器AD
は当該サンプリング時刻ｔにおいて、まず前述の
第(1)式で表わされる演算を行いその演算値をｉ時
間前の振幅データSPD（ｔ−ｉ）の読出しアドレ
ス情報ADR（ｔ−ｉ）として出力し、続いてアド
レスカウンタACの出力情報ADR（ｔ）とそのま
ま現在時刻ｔにおける振幅データSPD（ｔ）の書
込みアドレス情報ADR（ｔ）として出力する。 これによつて、デイジタルメモリDMからは、
時刻ｔにおいて、ｉ時間前の時刻（ｔ−ｉ）で記
憶させた振幅データSPD（ｔ−ｉ）が読出される
と共に、現在時刻ｔにおける振幅データSPD
（ｔ）がアドレス情報ADR（ｔ）で指定されるア
ドレスに記憶される。 このようにしてデイジタルメモリDMからｉ時
間遅れて読出された振幅データSPD（ｔ−ｉ）
は、乗算器Ｍにおいて振幅レベル制御用の係数Ｋ
が乗算されてレベル制御される。そして、レベル
制御された振幅データＫ・SPD（ｔ−ｉ）は図示
しないDA変換器によりアドレス信号に変換され
る。このような動作は各サンプリング時刻毎に行
なわれる。この結果、入力楽音よりｉ時間遅れた
残響音を発生させることができる。この場合、１
つのサンプリング時間において異なる複数の遅延
時間情報DLDを時分割で順次与えれば、同一サ
ンプリング時間内に遅延時間の異なる複数の残響
音に関する情報を取り出すことができる。従つ
て、この発明の実施例では、第７図に示す遅延回
路は、周囲の壁などの反射体への距離の差によつ
て振幅レベルや遅延時間がランダムに異なる複数
な残響特性の初期反射音を形成するために利用さ
れる。 第８図は遅延回路の他の例を示すブロツク図で
あつて、この例の遅延回路はアドレス情報発生回
路AGのアドレスカウンタACをプリセツト型の
ダウンカウンタで構成する。そしてアドレスカウ
ンタACに対して所望の遅延時間ｉに対応する遅
延時間情報DLDをプリセツトしてこのプリセツ
ト値（DLD）からダウンカウント動作させるこ
とにより、該アドレスカウンタACから出力され
るアドレス情報ADR（ｔ），ADR（ｔ＋１），…
ADR（ｔ＋ｉ）の繰り返し周期が遅延時間情報
DLDにより指定される遅延時間と一致するよう
にし、現在時刻ｔにおける振幅データSPD（ｔ）
を記憶させるべきアドレスからｉ時間前に記憶さ
せた振幅データSPD（ｔ−ｉ）を読出すようにし
たものである。 換言すれば、デイジタルメモリDMが第８図の
如く10語で構成される場合にはアドレス間隔の最
大値が「10」となるため、最大で10・To時間遅
れた振幅データSPD（ｔ−10）を読出すことが可
能であるが、所望の遅延時間ｉを例えば６・To
とする場合、アドレスカウンタACの出力情報
DM・ADRを５、４、３、２、１、０、５、…
…０の繰り返しとし、デイジタルメモリDMにお
いて使用するアドレスの範囲を所望の遅延時間ｉ
（ｉ＝６・To）に対応して縮小し、現在時刻ｔに
おいてサンプリングした振幅データSPD（ｔ）を
書込もうとするアドレスを、ちようどｉ時間前の
振幅データSPD（ｔ−ｉ）を書込んだアドレスに
一致させ、現在時刻ｔにおける振幅データSPD
（ｔ）を書込むべきアドレスからｉ時間前に書込
んだ振幅データSPD（ｔ−ｉ）を読出すようにし
たものである。このために、この第８図の遅延回
路では、アドレスカウンタACの出力情報DM・
ADRが「０」から「９」に変化したことを検出
し、この検出信号によりデイレイレングスデータ
メモリDDMから出力されている時間情報DLDを
アドレスカウンタACにプリセツトする最大値検
出回路MXDが設けられている。 一方、この第８図の遅延回路は、現在時刻ｔに
おいてサンプリングした振幅データSPD（ｔ）を
そのままデイジタルメモリDMに書込まず、ｉ時
間前の振幅データSPD（ｔ−ｉ）を所定割合いで
帰還し、その帰還値Ｋ・SPD（ｔ−ｉ）と現在時
刻ｔにおいてサンプリングした振幅データSPD
（ｔ）との加算値を書込むようにしたものである。
このために、デイジタルメモリDMから読出され
たｉ時間前の振幅データSPD（ｔ−ｉ）に係数Ｋ
を乗算してデイジタルメモリDMのデータ入力側
に帰還する乗算器Ｍと、乗算器Ｍの出力データ
Ｋ・SPD（ｔ−ｉ）と現在時刻ｔの振幅データ
SPD（ｔ）とを加算し、その加算値「SPD（ｔ）＋
Ｋ・SPD（ｔ−ｉ）」をデイジタルメモリDMのデ
ータ入力に供給する加算器ADとが設けられてい
る。 従つて、このように構成された遅延回路におい
ては、所望の遅延時間ｉを６・Toとする場合、
アドレスカウンタACには該カウンタACの出力情
報DM・ADRが「０」から最大値（この例では
「９」）に変化した時点で、 DLD＝６−１＝５ で表わされる遅延時間情報DLDがプリセツトさ
れる。これによつて、アドレスカウンタACはサ
ンプリング時刻の進行に伴つて（サンプリング周
期To毎に）５、４、３、２、１、０、５、……
０という具合に変化するアドレス情報DM・
ADRを繰り返し出力するようになる。そして、
各サンプリング時刻においては、アドレス情報
DM・ADRで指定されるアドレスに記憶されて
いるｉ時間前の振幅データSPD（ｔ−ｉ）がまず
読出され、続いてこの読出しアドレスと同一アド
レスに対しｉ時間前の振幅データSPD（ｔ−ｉ）
と現在時刻ｔでサンプリングした振幅データ
SPD（ｔ）とを所定割合いで加算したデータ
「SPD（ｔ）＋Ｋ・SPD（ｔ−ｉ）」が書込まれる。 従つて、このように構成した遅延回路では、現
在のサンプリング時刻ｔにおける振幅データ
SPD（ｔ）の書込みアドレスとｉ時間前の振幅デ
ータSPD（ｔ−ｉ）の読出しアドレスとが同一
で、かつｉ時間前の振幅データSPD（ｔ−ｉ）が
帰還されているため、振幅レベルや遅延時間が規
則的に変化する残響音に関するデータを取り出す
ことができる。従つて、この発明の実施例では、
第８図に示す遅延回路は初期反射音発生後の規則
的残響特性の残響音を発生するために用いられて
いる。 なお、振幅データSPDに係数Ｋを乗算してい
くと、最終的に得られる残響音に関するデータは
元の振幅データSPDよりレベルが大きくなつて
しまうため、実際にはこの残響音に関するデータ
は減衰器を通して残響音の出力部に導かれる。 この場合、係数Ｋを「−１＜Ｋ＜０」とするよ
うにすれば、減衰器を必要としない。 次に、第６図に示す機能ブロツク図を用いて残
響音の形成過程を説明する。 残響音の形成過程 まず、第６図の実施例における残響音の形成過
程は、振幅レベルおよび遅延時間がランダムに変
化する初期反射音を形成する過程と、この初期反
射音に続く、振幅レベルおよび遅延時間が規則的
に変化する残響音を形成する過程とに大別され
る。そして、ここではこれらの初期反射音および
残響音は互いに独立した遅延回路系列で形成する
ように構成されている。これにより、両者は互い
に全く独立して制御が可能となる。 第６図において、入力楽音信号を所定周期To
でサンプリングした振幅データSPD（ｔ）は第１
の遅延回路系列である初期反射音形成部１に供給
される。 初期反射音形成部１は、第７図に示した遅延回
路を利用したもので、2048語の記憶アドレスを有
するメモリＤ０（第１の遅延回路に相当）と、現
在のサンプリング時刻ｔにおいて上記メモリＤ０
から読出した互いに遅延時間の異なるio時間（ｎ
＝１〜10）の前の10種類の振幅データSPD（ｔ−
i1），SPD（ｔ−i2），…SPD（ｔ−i10）に対して任
意の振幅レベル制御用係数Ko（ｎ＝１〜10）を乗
算する乗算器Ａ１〜Ｍ１０と、これら乗算器Ｍ１
〜Ｍ１０の乗算値出力K1・SPD（ｔ−i1），K2・
SPD（ｔ−i2），……K10・SPD（ｔ−i10）の緩和 10 〓n=1 Ko ・SPD（ｔ−io）を求め、該総和10 〓n=1 Ko ・SPD（ｔ−io）を現在時刻ｔにおける初期反射
音の瞬時値ECH（ｔ）として出力する加算器
SUMとから構成されている。乗算器Ｍ１〜Ｍ１
０と加算器SUMからレベル制御回路が構成され
る。 なお、加算器SUMは、上記総和 10 〓n=1 Ko・SPD（ｔ−io）を次のサンプリング 時刻（ｔ＋１）まで一時記憶するレジスタROを
内蔵している。 このような構成の初期反射音形成部１におい
て、現在時刻ｔでサンプリングされた入力楽音の
振幅データSPD（ｔ）は、メモリＤ０の2048語の
記憶アドレスのうち現在時刻ｔに対応したアドレ
スに書込まれる。次に、加算器SUM内のレジス
タR0には前回のサンプリング時刻（ｔ−１）に
おける総和 10 〓n=1 Ko・SPD（ｔ−１−io）が記憶されて いるため、このレジスタR0の内容ががリセツト
される。次に、io時間前の10種類の振幅データ
SPD（ｔ−i1）〜SPD（ｔ−i10）のうち、遅延時間
i1の振幅データSPD（ｔ−i1）をメモリＤ０から読
出すため、遅延時間i1に対応するメモリＤ０のア
ドレスが指定され、該アドレスからi1時間前にサ
ンプリングした振幅データSPD（ｔ−i1）が読出
される。この場合、i1時間前の振幅データSPD
（ｔ−i1）を読出すためのアドレスは前述した第
(1)式によつて求められる。 このようにして読出された遅延時間i1の振幅デ
ータSPD（ｔ−i1）は、乗算器Ｍ１に入力されこ
の乗算器Ｍ１において遅延時間i1の第１反射音
ECH1に対応する振幅レベル制御用の係数K1と乗
算される。そして、その乗算値K1・SPD（ｔ−i1）
は加算器SUMに入力され、レジスタR0の現在値
と加算され、その加算値はレジスタＲ０に再び記
憶される。この場合、レジスタＲ０の内容は、現
在時刻ｔの振幅データSPD（ｔ）の書込みの直後
にリセツトされているため、この時レジスタＲ０
に書込まれる内容はデータK1・SPD（ｔ−i1）と
なる。 このようにして、遅延時間i1の振幅データSPD
（ｔ−i1の読出し処理およびレベル制御処理が終
了すると、すなわち第１反射音ECH1に関する処
理が終了すると、次に遅延時間i2の第２反射音
ECH2に関する振幅データSPD（ｔ−i2）の読出し
処理およびレベル制御処理が第１反射音ECH1の
形成処理と同様にして行なわれる。この結果、加
算器SUM内のレジスタR0には、第１反射音
ECH1に関するデータK1・SPD（ｔ−i2）と第２
反射音ECH2に関するデータK2・SPD（ｔ−i2）
との加算値「K1・SPD（ｔ−i1）＋K2・SPD（ｔ−
i2）」が記憶される。 このような処理は第３反射音ECH3〜第10反射
音ECH10についても同様に行なわれる。この結
果、レジスタＲ０には第１反射音ECH1〜第10反
射音ECH10に関する振幅データK1・SPD（ｔ−i1）
〜K10・SPD（ｔ−i10）の総和 10 〓n=1 Ko・SPD（ｔ−io）が記憶される。 そして、この総和10 〓n=1 Ko・SPD（ｔ−io） は第１反射音ECH1〜第10反射音ECH10からなる
初期反射音の瞬時値ECH（ｔ）としてスイツチ回
路SWを介して出力される。 スイツチ回路SWは、次の第１表に示すよう
に、１サンプリング周期To内の初期反射音の形
成処理時間TaにおいてはレジスタＲ０の出力を
選択出力し、初期反射音の形成処理後の時間Tb
においては第２の遅延回路系列の出力を選択出力
するものである。
【表】
このスイツチ回路SWによつて選択出力される
情報タECH（ｔ）は、図示しないDA変換器にお
いてアナログ信号に変換された後スピーカに加え
られ、入力楽音に対する初期反射音として発音さ
れる。 従つて、第１反射音ECH1〜第10反射音ECH10
の遅延時間ioおよび振幅レベル制御用の係数Koを
それぞれ異ならせることにより、第１０図に示す
ように振幅レベルおよび遅延時間がランダムに変
化する初期反射音を得ることができる。 ここで、入力楽音のサンプリング周期Toを
0.04ms（25KHz）とした場合、現在時刻ｔの振幅
データSPD（ｔ）の書込みアドレスADR（ｔ）よ
り例えば1626語離れたアドレスに記憶されている
振幅データSPD（ｔ−1626）を読出した場合、そ
の遅延時間ｉは ｉ＝1626×0.04≒65ms となり、入力楽音より約65ms遅れた初期反射音
ECHoを発生させることができる。 一方、入力楽音を所定周期Toでサンプリング
した振幅データSPD（ｔ）は、初期反射音発生後
の残響音を形成する第２の遅延回路系列にも供給
される。 この第２の遅延回路系列は、前記遅延用のメモ
リD0とは別個に設けられ、振幅データSPD（ｔ）
をｊ時間遅らせてバンドパスフイルタBPFに供
給する遅延用のメモリＤ１０（第３の遅延回路に
相当）と、このメモリＤ１０（第２の遅延回路に
相当）から供給される遅延時間ｊの振幅データ
SPD（ｔ−ｊ）の所定周波数帯域成分のみを通過
させるローパスフイルタLPFおよびハイパスフ
イルタHPFとから成るデイジタル型のバンドパ
スフイルタBPFと、該バンドパスフイルタBPF
を通過した振幅データSPD（ｔ−ｊ）に基づき遅
延時間間隔の粗い残響音データRVD1を形成する
櫛型フイルタ構成の第１残響音形成部２と、前記
残響音データRVD1に基づき遅延時間間隔が密な
残響音データRVD2を形成するオールパスフイル
タ構成の第２残響音形成部３とから構成されてい
る。 このような構成において、現在時刻ｔでサンプ
リングした振幅データSPD（ｔ）は、メモリＤ１
０における2048語の記憶アドレスのうち現在時刻
ｔに対応したアドレスADR（ｔ）に書込まれる。
次に、メモリＤ１０に記憶した振幅データSPD
（ｔ）のうち、ｊ時間前のデータSPD（ｔ−ｊ）
を読出すため、遅延時間ｊに対応するメモリＤ１
０のアドレスが指定され、該アドレスからｊ時間
前にサンプリングした振幅データSPD（ｔ−ｊ）
が読出される。この場合、ｊ時間前の振幅データ
SPD（ｔ−ｊ）を読出すためのアドレスは、初期
反射音の形成の場合と同様に、前述した第(1)式に
よつて求められる。遅延時間ｊは、メモリＤ１０
のアドレスの大きさに応じた値から０まで任意に
設定でき、かつ初期反射音の設定とも全く無関係
に設定できるが、一般的な残響とする場合、第10
反射音ECH10に関する遅延時間i10よりやや大き
く（ｊ＞i10）設定されている。 このようにしてメモリＤ１０から読出された遅
延時間ｊの振幅データSPD（ｔ−ｊ）はローパス
フイルタLPFの乗算器Ｍ１１に入力され、ここ
において所定の係数K11と乗算される。そして、
その乗算値K11・SPD（ｔ−ｊ）はレジスタＲ１
に一時記憶される。次に、１語の記憶アドレスを
有するメモリSD0から１サンプリング時間（１・
To）前に書込まれた振幅データSPD（ｔ−ｊ−
１）が読出され、このデータSPD（ｔ−ｊ−１）
に所定の係数K12が乗算器Ｍ１２において乗算さ
れる。次に、乗算器Ｍ１２の乗算値出力K12・
SPD（ｔ−ｊ−１）とレジスタＲ１に一時記憶さ
れているｊ時間前の振幅データK11・SPD（ｔ−
ｊ）とが加算され、その加算値「K12・SPD（ｔ
−ｊ−１）＋K11・SPD（ｔ−ｊ）」は再びレジス
タＲ１に一時記憶されると共に、レジスタＲ２に
も一時記憶される。次に、現在時刻ｔより１サン
プリング時間（１・To）前に書込された振幅デ
ータSPD（ｔ−ｊ−１）がメモリSD0から再び読
出され、このデータSPD（ｔ−ｊ−１）に所定の
係数K13が乗算器Ｍ１３において乗算される。そ
して、この乗算値K13・SPD（ｔ−ｊ−１）はレ
ジスタＲ２に一時記憶されている値「K12・SPD
（ｔ−ｊ−１）＋K11・SPD（ｔ−ｊ）」と加算さ
れ、その加算値 K12・SPD（ｔ−ｊ−１） ＋K11・SPD（ｔ−ｊ） ＋K13・SPD（ｔ−ｊ−１） はレジスタＲ２に再び一時記憶される。次に、レ
ジスタＲ１に一時記憶されている値「K12・SPD
（ｔ−ｊ−１）＋K11・SPD（ｔ−ｊ）」を次にサン
プリング周期（ｔ＋１）で使用するため、この値
「K12・SPD（ｔ−ｊ−１）＋K11・SPD（ｔ−ｊ）」
がメモリSD0に書込まれる。 このような動作が各サンプリング訟期To毎に
行なわれることにより、ローパスフイルタLPF
のレジスタＲ２からは所定帯域の高周波成分を除
去したｊ時間前の振幅データSPD（ｔ−ｊ）が出
力され、この振幅データSPD（ｔ−ｊ）はハイパ
スフイルタHPFに送られる。 すると、ハイパスフイルタHPFでは、ローパ
スフイルタの場合と同様にしてｊ時間前の振幅デ
ータSPD（ｔ−ｊ）から所定帯域の低周波成分の
除去が行なわれる。 すなわち、ローパスフイルタLPFのレジスタ
Ｒ２の出力データSPD（ｔ−ｊ）は乗算器Ｍ１４
に入力され、この乗算器Ｍ１４において所定の係
数K14と乗算される。そして、その乗算値K14・
SPD（ｔ−ｊ）はレジスタＲ３に一時記憶され
る。次に、１語の記憶アドレスを有するメモリ
SD１から１サンプリング時間（１・To）前に書
込まれた振幅データSPD（ｔ−ｊ−１）が読出さ
れ、このデータSPD（ｔ−ｊ−１）に所定の係数
K15が乗算器Ｍ１５において乗算される。次に、
乗算器Ｍ１５から得られた乗算値K15・SPD（ｔ
−ｊ−１）はレジスタＲ３に一時記憶されている
ｊ時間前の振幅データK14・SPD（ｔ−ｊ）と加
算され、その加算値「K14・SPD（ｔ−ｊ）＋
K15・SPD（ｔ−ｊ−１）」はレジスタＲ３に一時
記憶されると共に、レジスタＲ４にも一時記憶さ
れる。次に、現在時刻ｔより１サンプリング時間
（１・To）前に書込まれたデータSPD（ｔ−ｊ−
１）がメモリSD１から再び読出され、この読出
しデータSPD（ｔ−ｊ−１）に所定の係数K16が
乗算器Ｍ１６において乗算される。そして、この
乗算値K16・SPD（ｔ−ｊ−１）はレジスタＲ４
に一時記憶されている値「K14・SPD（ｔ−ｊ）＋
K15・SPD（ｔ−ｊ−１）」と加算され、その加算
値 K16・SPD（ｔ−ｊ−１） ＋K14・SPD（ｔ−ｊ） ＋K15.SPD（ｔ−ｊ−１） はレジスタＲ４に一時記憶される。次に、レジス
タＲ３に一時記憶されている値「K14・SPD（ｔ
−ｊ）＋K15・SPD（ｔ−ｊ−１）を次のサンプリ
ング周期（ｔ＋１）で使用するため、この値
「K14・SPD（ｔ−ｊ）＋K15・SPD（ｔ−ｊ−１）」
がメモリSD１に書込まれる。 このような動作がサンプリング周期To毎に行
なわれることにより、ハイパスフイルタHPFの
レジスタＲ４からは所定帯域の低周波成分を除去
したｊ時間前の振幅データSPD（ｔ−ｊ）が出力
される。 なお、ローパスフイルタLPFのレジスタＲ１
は、該レジスタの内容をメモリSD０に書込んだ
後は次のサンプリング周期まで使用しないので、
ハイパスフイルタHPFのレジスタＲ３と共用す
ることができる。 このようにして、所定帯域の低周波成分および
高周波成分の除去されたｊ時間前の振幅データ
SPD（ｔ−ｊ）は第１残響音形成部２に入力され
る。 第１残響音形成部２は、遅延時間の異なる櫛型
フイルタ構成の遅延回路２Ａ，２Ｂ，２Ｃが３回
路並列に設けられている。３個の遅延回路２Ａ，
２Ｂ，２Ｃを並列に設けているのは、櫛型フイル
タ構成の遅延回路の周波数特性が単独の場合には
第１１図の記号Ａ，Ｂ，Ｃで示す如く波状となつ
てしまうのでこれを平坦化するためである。すな
わち、遅延時間の異なる３個の遅延回路２Ａ，２
Ｂ，２Ｃを並列に設けることにより、全体として
の周波数特性を第１１図の記号Ｄで示すように平
坦化することができる。この場合、平坦化の度合
いは遅延回路の並列接続数を増加するほど良くな
る。 この実施例では、遅延回路２Ａの遅延時間が最
も長く、次に遅延回路２Ｂの遅延時間が長く、遅
延回路２Ｃの遅延時間が最も短く設定されてい
る。そして、各遅延回路２Ａ，２Ｂ，２Ｃは遅延
時間の設定が異なるのみで、その構成は全て同一
である。従つて、図においては、回路２Ｂおよび
２Ｃについては乗算器、レジスタ、メモリの番号
を示すのみで、遅延回路２Ａのみを詳細に図示し
ている。 このような構成の第１残響音形成部２におい
て、バンドパスフイルタBPFを通過したｊ時間
前の振幅データSPD（ｔ−ｊ）には、まず乗算器
Ｍ１７において振幅レベル制御用の係数K17が乗
算される。そして、その乗算値K17・SPD（ｔ−
ｊ）は乗算器Ｍ１７内のレジスタＲ５に一時記憶
される。次に、2048語の記憶アドレスを有するメ
モリＤ１にx1時間前に書込まれた振幅データ
SPD（ｔ−x1）を読出すため、遅延時間x1に対応
するメモリＤ１のアドレスが指定される。これに
よつて、メモリＤ１からx1時間前の振幅データ
SPD（ｔ−x1）が読出される。そして、この振幅
データSPD（ｔ−x1）は加算器SUMに供給され、
この加算器SUMにおいて他のメモリＤ２，Ｄ３
の出力データおよび遅延回路２Ｂ，２Ｃのメモリ
Ｄ４〜Ｄ６，Ｄ７〜Ｄ９の出力データと加算さ
れ、該加算器SUM内のレジスタＲ１１に一時記
憶される。この場合、メモリＤ１〜Ｄ９の読出し
動作はメモリＤ１からＤ９まで順に時分割で行な
われるようになつており、メモリＤ１の読出し動
作時には他のメモリＤ２〜Ｄ９からはデータが出
力されていない。このため、加算器SUM内のレ
ジスタＲ１１への書込み内容は、メモリＤ１から
読出されたデータSPD（ｔ−x1）となる。 一方、メモリＤ１から読出された振幅データ
SPD（ｔ−x1）は乗算器Ｍ１８において振幅レベ
ル制御用の係数K18が乗算された後メモリＤ１の
入力側に帰還される。そして、この乗算値K18・
SPD（ｔ−x1）は現在時刻ｔにおいてレジスタＲ
５に一時記憶させたデータK17・SPD（ｔ−ｊ）
と加算され、その加算値 K17・SPD(t-j)＋K18・SPD(t-x1) はレジスタＲ６に一時記憶される。次に、レジス
タＲ６に記憶された振幅データ「K17・SPD（ｔ
−ｊ）＋K18・SPD（ｔ−x1）」は、x1時間前の振
幅データSPD（ｔ−x1）が記憶されていたアドレ
スと同一アドレスに書込まれる。この後、レジス
タＲ６の内容はリセツトされる。レジスタＲ６の
内容をリセツトするのは、このレジスタＲ６を次
の段階でメモリＤ２の系統の処理に兼用している
ためである。 このようにしてメモリＤ１の系統の処理が終了
すると、次にメモリＤ２の系統の処理が同様にし
て行なわれる。 すなわち、2048語のアドレスを有するメモリＤ
２にx2時間前に書込まれた振幅データSPD（ｔ−
x2）円読出すため、遅延時間x2に対応するメモリ
Ｄ２のアドレスが指定される。これによつて、メ
モリＤ２からx2時間前にサンプリングした振幅デ
ータSPD（ｔ−x2）が読出される。そして、この
振幅データSPD（ｔ−x2）は加算器SUMにおいて
レジスタＲ１１の内容（メモリＤ１から読出され
た内容）SPD（ｔ−x1）と加算され、その加算値
「SPD（ｔ−x1）＋SPD（ｔ−x2）」はレジスタＲ１
１に一時記憶される。 一方、メモリＤ２から読出された振幅データ
SPD（ｔ−x2）は乗算器Ｍ１９において振幅レベ
ル制御用の係数K18が乗算された後、メモリＤ２
の入力側に帰還される。そして、その乗算値
K19・SPD（ｔ−x2）はレジスタＲ５に一時記憶
されている値K17・SPD（ｔ−ｊ）と加算され、
その加算値「K17・SPD（ｔ−ｊ）＋K19・SPD（ｔ
−x2）」はレジスタＲ６に一時記憶される。この
レジスタＲ６に記憶されたデータ「K17・SPD
（ｔ−ｊ）＋K19・SPD（ｔ−x2）」は、x2時間前の
データSPD（ｔ−x2）が記憶されていたアドレス
と同一アドレスに記憶され。この後、レジスタＲ
６の内容はリセツトされる。 次に、メモリＤ３の系統の処理がメモリＤ２の
系統の処理と同様にして行なわれる。以上のメモ
リＤ１，Ｄ２，Ｄ３により第３の遅延回路が構成
される。 従つて、メモリＤ１〜Ｄ３の系統の処理を終了
した段階では、メモリＤ３の系統の遅延時間をx3
とすると、レジスタＲ１１に記憶される内容は、 SPD(t-x1)＋SPD (t-x2)＋SPD(t-x3) となり、またメモリＤ３に記憶される内容は K17・SPD(t-j)＋K20・SPD(t-x3) となる。 このような処理は遅延回路２Ｂ，２Ｃにおいて
も同様に行なわれる。 従つて、遅延回路２ＢにおけるメモリＤ４，Ｄ
５，Ｄ６の各系統の遅延時間をそれぞれx4，x5，
x6とし、また遅延回路２ＣにおけるメモリＤ７，
Ｄ８，Ｄ９の各系統の遅延時間をそれぞれx7，
x8，x9とすると、遅延回路２Ａ〜２Ｃの全ての処
理を終了した段階におけるレジスタＲ１１の内容
は、 RVD1＝9 〓n=1 SPD（ｔ−xo） ＝SPD（ｔ−x1）＋SPD（ｔ−x2）＋SPD（ｔ−x3）
＋SPD（ｔ−x4）＋SPD（ｔ−x5） ＋SPD（ｔ−x6）＋SPD（ｔ−x7）＋SPD（ｔ−x8）
＋SPD（ｔ−x9） となる。この結果、初期反射音に続き、第１２図
に示すように遅延時間間隔が粗く、そして振幅レ
ベルおよび遅延時間が規則的に変化する残響音が
得られる。なお、第１２図においては、時間関係
が複雑になるため、遅延回路２Ａについてのみの
残響音を図示している。 以上のようにして形成された遅延時間間隔の粗
い残響音データRVD1は、第２残響音形成部３に
入力される。 第２残響音形成部３は、周波数特性が平坦なオ
ールパス型フイルタ構成の遅延回路３Ａ，３Ｂ，
３Ｃが直列に設けられている。 ３個の遅延回路３Ａ，３Ｂ，３Ｃを直列に設け
ているのは、第１残響音形成部２において得られ
た残響音データRVD1より密な遅延時間間隔の残
響音データRVD2を形成するためである。従つ
て、この第２残響音形成部３における各遅延回路
３Ａ，３Ｂ，３Ｃの遅延時間は、第１残響音形成
部２における各遅延回路２Ａ，２Ｂ，２Ｃの遅延
時間よりも短く設定される。そして、各遅延回路
３Ａ，３Ｂ，３Ｃは遅延時間の設定が異なるのみ
でその構成は全て同じである。従つて、図におい
ては、遅延回路３Ｂ，３Ｃについては乗算器、レ
ジスタ、メモリの番号を示すのみで、遅延回路３
Ａについてのみ詳細構成を示している。 まず、第２残響音形成部２から出力される残響
音データRVD1は遅延回路３ＡのレジスタＲ１２
に供給されるが、このデータRVD1をレジスタＲ
１２に記憶させる前に、まず512語の記憶アドレ
スを有するメモリMD０にy1時間前に書込まれた
データRVD1（ｔ−y1）を読出すため、遅延時間
y1時間に対応するメモリMD０のアドレスが設定
される。これによつて、メモリMD０かららy1時
間前に書込まれたデータRVD1（ｔ−y1）が読出
される。次に、このデータRVD1（ｔ−y1）には
乗算器Ｍ３０において、振幅レベル制御用の係数
K30が乗算され、その乗算値K30・RVD1（ｔ−y1）
はメモリMD０の入力側に帰還される。そして、
次にこの帰還データK30・RVD1（ｔ−y1）と第１
残響音形成部２から現在時刻ｔに供給されるデー
タRVD1（ｔ）とが加算され、その加算値「RVD1
（ｔ）＋K30・RVD1（ｔ−y1）」はレジスタＲ１２
に一時記憶される。次に遅延時間y1に対応するメ
モリMD0のアドレスが再び指定され、メモリ
MD０からy1時間前に書込まれたデータRVD1（ｔ
−y1）が再び読出され、その読出しデータRVD1
（ｔ−y1）がレジスタＲ１３に一時記憶される。
次に、レジスタＲ１２に一時記憶されたデータ
「RVD1（ｔ）＋K30・RVD1（ｔ−y1）」と振幅レベ
ル制御用の定数K29とが乗算器Ｍ２９において乗
算される。そして、その乗算値 K29・｛RVD1（ｔ）＋K30 ・RVD1（ｔ−y1）｝ はレジスタＲ１３に一時記憶されている値RVD1
（ｔ−y1）と加算され、その加算値 RVD1（ｔ−y1）＋K29・｛RVD1（ｔ） ＋K30・RVD1（ｔ−y1）｝ はレジスタＲ１３に一時記憶される。次に、レジ
スタＲ１２に一時記憶されているデータ「RVD
（ｔ）＋K30・RVD1（ｔ−y1）」を現在時刻ｔより
y1時間遅れたサンプリング時刻（ｔ＋y1）におい
て使用するため、該データ「RVD1（ｔ）＋K30・
RVD1（ｔ−y1）」はy1時間前のデータRVD1（ｔ−
y1）が記憶されていたアドレスと同一アドレスに
書込まれる。 このようにして遅延回路３Ａによる処理が終了
すると、レジスタＲ１３に記憶されたデータ RVD1（ｔ−y1）＋K29・｛RVD1（ｔ） ＋K30・RVD1（ｔ−y1）｝ は遅延回路３Ｂに送られ、その遅延回路３Ｂにお
いて回路３Ａの場合と同様の処理が行なわれる。 ここで、遅延回路３Ａ，３Ｂ，３Ｃの出力デー
タをRVD2A，RVD2B，RVD2Cで表わし、回路３
Ｂの遅延時間をy2、回路３Ｃの遅延時間y3とする
と、回路３Ａ，３Ｂ，３ＣのレジスタＲ１３，Ｒ
１５，Ｒ１７の出力データは次の第(4)式〜第(6)式
によつて表わされる。 RVD2A＝RVD1（ｔ−y1）＋K29・｛RVD1（ｔ） ＋K30・RVD1（ｔ−y1）｝ ……(4) RVD2BRVD2A（ｔ−y2）＋K31・｛RVD2A（ｔ） ＋K32・RVD2A（ｔ−y2）｝ ……(5) RVD2CRVD2B（ｔ−y3）＋K33・｛RVD2B（ｔ） ＋K34・RVD2B（ｔ−y3）｝ ……(6) そして、遅延回路３Ｃの出力データRVD2Cは
初期反射音に続く残響音を発生させるためのデー
タとしてスイツチ回路SWを経由して出力され
る。 ここで、各遅延回路３Ａ，３Ｂ，３Ｃの遅延時
間を、 y1＞y2＞y3 の関係に設定した場合、第１３図に示すように遅
延時間間隔の密な残響音を形成することができ
る。すなわち、遅延回路３Ａは第１残響音形成部
２で形成された遅延時間間隔の粗い残響音データ
RVD1に基づき、第１残響音形成部２の遅延時間
間隔よりも短い時間間隔y1で第１の残響音データ
RVD2Aを形成し、遅延回路３Ｂは回路３Ａの遅
延時間間隔y1よりもさらに短い時間間隔y2で第２
の残響音データRVD2Bを形成する。このため、
遅延回路３Ａ〜３Ｃにおける残響音の形成処理が
進行するに伴つて遅延時間間隔の密な残響音が形
成されるようになる。 なお、遅延回路３Ａ，３Ｂ，３Ｃにおけるレジ
スタＲ１２，Ｒ１４，Ｒ１６は、自己の回路に関
する処理が終了した後は次のサンプリング周期ま
で使用しないので、時分割的に共用することがで
きる。 次に、第５図に示す実施例の具体的構成および
動作について説明する。なお、以下の説明では、
第５図に示す装置が上述した第６図の機能にした
がつて残響音の形成を行なうものとして述べる。 実施例の具体的構成 第５図に示す実施例の残響音付加装置は、大別
すると、記憶部１０、時間情報発生部２０、アド
レス情報発生部３０、演算部４０とから構成され
ている。 記憶部１０は、第８図における遅延用のデイジ
タルメモリDMに相当するもので、ここでは複数
のメモリブロツクを有するデータメモリ１００と
ラツチ１０１とから構成されている。データメモ
リ１００においては、複数のメモリブロツクを利
用して、第１４図に示すように、１語（16ビツ
ト）のメモリSD０〜SP１５と、512語（１語は
16ビツト）のメモリMD０〜MD１５と、2048語
（１語は16ビツト）のメモリＤ０〜Ｄ１５が設け
られている。そして、このメモリSD０〜SD１
５，MD０〜MD１５，Ｄ０〜Ｄ１５に記憶すべ
きデータは演算部４０から与えられ、データの記
憶アドレスおよび読出しアドレスはアドレス情報
発生部３０から出力されるアドレス情報DM，
ADRによつて指定され、また各メモリSD０〜Ｄ
１５から読出されたデータはラツチ１０１を介し
て演算部４０に供給される構成になつている。 時間情報発生部２０は第８図におけるデイレイ
レングスデータメモリDDMに相当するものであ
り、パラメーラ指定回路２００とデイレイレング
スデータメモリ２０１とを備え、ここではデイレ
イレングスデータメモリ２０１はパラメータ指定
回路２００からの指示により、残響特性の異なる
８種類の残響音（初期反射音も含む）それぞれに
対応して各データ遅延用のメモリＤ０〜Ｄ１５，
MD０〜MD１５に関する遅延時間情報DLDm
〔ｎ〕（ｎ：Ｄ０〜Ｄ１５，MD０〜MD１５のメ
モリを指示、ｍ：１〜８の種類を指示）のうちい
ずれか１つの種類を選択的に出力するように構成
されている。すなわち、デイレイレングスデータ
メモリ２０１は、第１５図に示すように、データ
遅延用のメモリＤ０〜Ｄ１５，MD０〜MD１５
それぞれに対応したメモリブロツクMB（Ｄ０）
〜MB（Ｄ１５），MB（MD０）〜MB（MD１５）
を備え、この各メモリブロツクMB（Ｄ０）〜
MB（MD１５）はそれぞれ上述した８種類の残
響音に対応して８つの記憶アドレス「０」〜
「７」を有し、各メモリブロツクMB（Ｄ０）〜
MB（MD１５）の各記憶アドレス「０」〜「７」
にはそれぞれ異なる遅延時間情報DLD1〔Ｄ０〕
〜DLD8〔Ｄ０〕，DLD1〔Ｄ１〕〜DLD8〔Ｄ１〕，
……DLD1〔Ｄ１５〕〜DLD8〔Ｄ１５〕，DLD1
〔MD０〕〜DLD8〔MD０〕，……DLD1〔MD１５〕
〜DLD8〔MD１５〕が予め記憶されている。そし
て、発生すべき残響音の残響特性を指示する３ビ
ツト構成のパラメータ指示情報PSLが下位アドレ
ス情報としてパラメータ指示回路２００から供給
され、さらにメモリMD０〜MD１５，Ｄ０〜Ｄ
１５のメモリ番号「０〜15〓を指定する４ビツト
構成のメモリ番号情報DLn（ｎ：０〜15）および
メモリの種別「Ｄ、MD、SD」を指定する２ビ
ツト構成のメモリ種別情報DLk（ｋ：Ｄ、MD、
SD）が上位アドレス情報としてアドレス情報発
生部から供給されると、情報DLnおよびDLkで
指定されるメモリブロツク（MB（Ｄ０）〜MB
（MD１５）のうち１つ）のうち、情報PSLで指
定される記記憶アドレス（「０」〜「７」）のうち
１つ）に記憶されている遅延時間情報DLDm〔ｎ〕
が読出され、パラメータ指定回路２００で指定し
た所望の残響特性の残響音の遅延時間関係を規定
する情報としてアドレス情報発生部３０へ供給さ
れる。なお、メモリSD０〜SD１５については、
遅延時間が固定（１・To）であるため、このメ
モリSD０〜SD１５に対する遅延時間情報は必要
としない。また、パラメータ指定回路２００から
は、パラメータ指定情報PSLとともに、８種類の
残響音を形成するための制御プログラムのうち所
望の制御プログラムの１つを選択する３ビツト構
成のプログラム選択情報PGSが出力される。 次に、アドレス情報発生部３０は、時間情報発
生部２０から出力される遅延時間情報DLDm〔ｎ〕
およびプログラム選択情報PGSと、制御プログ
ラムの１ステツプの周期を定めるマスタクロツク
パルスφoとに基づき、所望の残響特性の残響音
を形成するためのデータメモリ１００に対するア
ドレス情報DM・ADRを発生すると共に、各部
回路の動作を制御する各種の制御信号を発生する
ものであり、プログラムメモリ３００、プログラ
ムカウンタ３０１、プログラムデコードメモリ３
０２、制御信号出力レジスタ３０３、セレクタ３
０４、アドレスカウンタ３０５、ラツチ３０６、
減算回路３０７、最大値検出回路３０８、アドレ
ス情報出力回路３０９とを備えている。 プログラムメモリ３００には、８種類の残響特
性の残響音を形成するために８種類の制御プログ
ラムが予め記憶されており、どの種類の制御プロ
グラムを出力すべきかはパラメータ指定回路２０
０からのプログラム選択情報PGSによつて指定
される。そして、指定された制御プログラムの内
容はマスタクロツクパルスφoをカウントするプ
ログラムカウンタ３０１の出力情報PCによつて
１ステツプ毎に順次読出される。 この場合、第６図で説明した初期反射音形成部
１、バンドパスフイルタBPF、第１残響音形成
部２、第２残響音形成部３の全ての処理を１サン
プリング周期（To）内で終了させるために、サ
ンプリング周波数を25KHz、マスタクロツクパル
スφoの周波数を4.8MHzとすると、１つの制御プ
ログラムのステツプ数は4800／25＝192以内で構成さ れ、この192ステツプの制御プログラム内容が各
サンプリング周期To毎に実行される。そして、
各ステツプにおける制御プログラムとしては、第
２表に示すように、１ステツプが16ビツトの情報
から成るタイプ１、タイプ２、タイプ３の３種類
の内容が準備されており、初期反射音の形成、フ
イルタ処理、残響音の形成はこれら３種類の制御
プログラムの出力順序および各ビツト情報の内容
を適宜組合せることによつて行なわれる。
情報タECH（ｔ）は、図示しないDA変換器にお
いてアナログ信号に変換された後スピーカに加え
られ、入力楽音に対する初期反射音として発音さ
れる。 従つて、第１反射音ECH1〜第10反射音ECH10
の遅延時間ioおよび振幅レベル制御用の係数Koを
それぞれ異ならせることにより、第１０図に示す
ように振幅レベルおよび遅延時間がランダムに変
化する初期反射音を得ることができる。 ここで、入力楽音のサンプリング周期Toを
0.04ms（25KHz）とした場合、現在時刻ｔの振幅
データSPD（ｔ）の書込みアドレスADR（ｔ）よ
り例えば1626語離れたアドレスに記憶されている
振幅データSPD（ｔ−1626）を読出した場合、そ
の遅延時間ｉは ｉ＝1626×0.04≒65ms となり、入力楽音より約65ms遅れた初期反射音
ECHoを発生させることができる。 一方、入力楽音を所定周期Toでサンプリング
した振幅データSPD（ｔ）は、初期反射音発生後
の残響音を形成する第２の遅延回路系列にも供給
される。 この第２の遅延回路系列は、前記遅延用のメモ
リD0とは別個に設けられ、振幅データSPD（ｔ）
をｊ時間遅らせてバンドパスフイルタBPFに供
給する遅延用のメモリＤ１０（第３の遅延回路に
相当）と、このメモリＤ１０（第２の遅延回路に
相当）から供給される遅延時間ｊの振幅データ
SPD（ｔ−ｊ）の所定周波数帯域成分のみを通過
させるローパスフイルタLPFおよびハイパスフ
イルタHPFとから成るデイジタル型のバンドパ
スフイルタBPFと、該バンドパスフイルタBPF
を通過した振幅データSPD（ｔ−ｊ）に基づき遅
延時間間隔の粗い残響音データRVD1を形成する
櫛型フイルタ構成の第１残響音形成部２と、前記
残響音データRVD1に基づき遅延時間間隔が密な
残響音データRVD2を形成するオールパスフイル
タ構成の第２残響音形成部３とから構成されてい
る。 このような構成において、現在時刻ｔでサンプ
リングした振幅データSPD（ｔ）は、メモリＤ１
０における2048語の記憶アドレスのうち現在時刻
ｔに対応したアドレスADR（ｔ）に書込まれる。
次に、メモリＤ１０に記憶した振幅データSPD
（ｔ）のうち、ｊ時間前のデータSPD（ｔ−ｊ）
を読出すため、遅延時間ｊに対応するメモリＤ１
０のアドレスが指定され、該アドレスからｊ時間
前にサンプリングした振幅データSPD（ｔ−ｊ）
が読出される。この場合、ｊ時間前の振幅データ
SPD（ｔ−ｊ）を読出すためのアドレスは、初期
反射音の形成の場合と同様に、前述した第(1)式に
よつて求められる。遅延時間ｊは、メモリＤ１０
のアドレスの大きさに応じた値から０まで任意に
設定でき、かつ初期反射音の設定とも全く無関係
に設定できるが、一般的な残響とする場合、第10
反射音ECH10に関する遅延時間i10よりやや大き
く（ｊ＞i10）設定されている。 このようにしてメモリＤ１０から読出された遅
延時間ｊの振幅データSPD（ｔ−ｊ）はローパス
フイルタLPFの乗算器Ｍ１１に入力され、ここ
において所定の係数K11と乗算される。そして、
その乗算値K11・SPD（ｔ−ｊ）はレジスタＲ１
に一時記憶される。次に、１語の記憶アドレスを
有するメモリSD0から１サンプリング時間（１・
To）前に書込まれた振幅データSPD（ｔ−ｊ−
１）が読出され、このデータSPD（ｔ−ｊ−１）
に所定の係数K12が乗算器Ｍ１２において乗算さ
れる。次に、乗算器Ｍ１２の乗算値出力K12・
SPD（ｔ−ｊ−１）とレジスタＲ１に一時記憶さ
れているｊ時間前の振幅データK11・SPD（ｔ−
ｊ）とが加算され、その加算値「K12・SPD（ｔ
−ｊ−１）＋K11・SPD（ｔ−ｊ）」は再びレジス
タＲ１に一時記憶されると共に、レジスタＲ２に
も一時記憶される。次に、現在時刻ｔより１サン
プリング時間（１・To）前に書込された振幅デ
ータSPD（ｔ−ｊ−１）がメモリSD0から再び読
出され、このデータSPD（ｔ−ｊ−１）に所定の
係数K13が乗算器Ｍ１３において乗算される。そ
して、この乗算値K13・SPD（ｔ−ｊ−１）はレ
ジスタＲ２に一時記憶されている値「K12・SPD
（ｔ−ｊ−１）＋K11・SPD（ｔ−ｊ）」と加算さ
れ、その加算値 K12・SPD（ｔ−ｊ−１） ＋K11・SPD（ｔ−ｊ） ＋K13・SPD（ｔ−ｊ−１） はレジスタＲ２に再び一時記憶される。次に、レ
ジスタＲ１に一時記憶されている値「K12・SPD
（ｔ−ｊ−１）＋K11・SPD（ｔ−ｊ）」を次にサン
プリング周期（ｔ＋１）で使用するため、この値
「K12・SPD（ｔ−ｊ−１）＋K11・SPD（ｔ−ｊ）」
がメモリSD0に書込まれる。 このような動作が各サンプリング訟期To毎に
行なわれることにより、ローパスフイルタLPF
のレジスタＲ２からは所定帯域の高周波成分を除
去したｊ時間前の振幅データSPD（ｔ−ｊ）が出
力され、この振幅データSPD（ｔ−ｊ）はハイパ
スフイルタHPFに送られる。 すると、ハイパスフイルタHPFでは、ローパ
スフイルタの場合と同様にしてｊ時間前の振幅デ
ータSPD（ｔ−ｊ）から所定帯域の低周波成分の
除去が行なわれる。 すなわち、ローパスフイルタLPFのレジスタ
Ｒ２の出力データSPD（ｔ−ｊ）は乗算器Ｍ１４
に入力され、この乗算器Ｍ１４において所定の係
数K14と乗算される。そして、その乗算値K14・
SPD（ｔ−ｊ）はレジスタＲ３に一時記憶され
る。次に、１語の記憶アドレスを有するメモリ
SD１から１サンプリング時間（１・To）前に書
込まれた振幅データSPD（ｔ−ｊ−１）が読出さ
れ、このデータSPD（ｔ−ｊ−１）に所定の係数
K15が乗算器Ｍ１５において乗算される。次に、
乗算器Ｍ１５から得られた乗算値K15・SPD（ｔ
−ｊ−１）はレジスタＲ３に一時記憶されている
ｊ時間前の振幅データK14・SPD（ｔ−ｊ）と加
算され、その加算値「K14・SPD（ｔ−ｊ）＋
K15・SPD（ｔ−ｊ−１）」はレジスタＲ３に一時
記憶されると共に、レジスタＲ４にも一時記憶さ
れる。次に、現在時刻ｔより１サンプリング時間
（１・To）前に書込まれたデータSPD（ｔ−ｊ−
１）がメモリSD１から再び読出され、この読出
しデータSPD（ｔ−ｊ−１）に所定の係数K16が
乗算器Ｍ１６において乗算される。そして、この
乗算値K16・SPD（ｔ−ｊ−１）はレジスタＲ４
に一時記憶されている値「K14・SPD（ｔ−ｊ）＋
K15・SPD（ｔ−ｊ−１）」と加算され、その加算
値 K16・SPD（ｔ−ｊ−１） ＋K14・SPD（ｔ−ｊ） ＋K15.SPD（ｔ−ｊ−１） はレジスタＲ４に一時記憶される。次に、レジス
タＲ３に一時記憶されている値「K14・SPD（ｔ
−ｊ）＋K15・SPD（ｔ−ｊ−１）を次のサンプリ
ング周期（ｔ＋１）で使用するため、この値
「K14・SPD（ｔ−ｊ）＋K15・SPD（ｔ−ｊ−１）」
がメモリSD１に書込まれる。 このような動作がサンプリング周期To毎に行
なわれることにより、ハイパスフイルタHPFの
レジスタＲ４からは所定帯域の低周波成分を除去
したｊ時間前の振幅データSPD（ｔ−ｊ）が出力
される。 なお、ローパスフイルタLPFのレジスタＲ１
は、該レジスタの内容をメモリSD０に書込んだ
後は次のサンプリング周期まで使用しないので、
ハイパスフイルタHPFのレジスタＲ３と共用す
ることができる。 このようにして、所定帯域の低周波成分および
高周波成分の除去されたｊ時間前の振幅データ
SPD（ｔ−ｊ）は第１残響音形成部２に入力され
る。 第１残響音形成部２は、遅延時間の異なる櫛型
フイルタ構成の遅延回路２Ａ，２Ｂ，２Ｃが３回
路並列に設けられている。３個の遅延回路２Ａ，
２Ｂ，２Ｃを並列に設けているのは、櫛型フイル
タ構成の遅延回路の周波数特性が単独の場合には
第１１図の記号Ａ，Ｂ，Ｃで示す如く波状となつ
てしまうのでこれを平坦化するためである。すな
わち、遅延時間の異なる３個の遅延回路２Ａ，２
Ｂ，２Ｃを並列に設けることにより、全体として
の周波数特性を第１１図の記号Ｄで示すように平
坦化することができる。この場合、平坦化の度合
いは遅延回路の並列接続数を増加するほど良くな
る。 この実施例では、遅延回路２Ａの遅延時間が最
も長く、次に遅延回路２Ｂの遅延時間が長く、遅
延回路２Ｃの遅延時間が最も短く設定されてい
る。そして、各遅延回路２Ａ，２Ｂ，２Ｃは遅延
時間の設定が異なるのみで、その構成は全て同一
である。従つて、図においては、回路２Ｂおよび
２Ｃについては乗算器、レジスタ、メモリの番号
を示すのみで、遅延回路２Ａのみを詳細に図示し
ている。 このような構成の第１残響音形成部２におい
て、バンドパスフイルタBPFを通過したｊ時間
前の振幅データSPD（ｔ−ｊ）には、まず乗算器
Ｍ１７において振幅レベル制御用の係数K17が乗
算される。そして、その乗算値K17・SPD（ｔ−
ｊ）は乗算器Ｍ１７内のレジスタＲ５に一時記憶
される。次に、2048語の記憶アドレスを有するメ
モリＤ１にx1時間前に書込まれた振幅データ
SPD（ｔ−x1）を読出すため、遅延時間x1に対応
するメモリＤ１のアドレスが指定される。これに
よつて、メモリＤ１からx1時間前の振幅データ
SPD（ｔ−x1）が読出される。そして、この振幅
データSPD（ｔ−x1）は加算器SUMに供給され、
この加算器SUMにおいて他のメモリＤ２，Ｄ３
の出力データおよび遅延回路２Ｂ，２Ｃのメモリ
Ｄ４〜Ｄ６，Ｄ７〜Ｄ９の出力データと加算さ
れ、該加算器SUM内のレジスタＲ１１に一時記
憶される。この場合、メモリＤ１〜Ｄ９の読出し
動作はメモリＤ１からＤ９まで順に時分割で行な
われるようになつており、メモリＤ１の読出し動
作時には他のメモリＤ２〜Ｄ９からはデータが出
力されていない。このため、加算器SUM内のレ
ジスタＲ１１への書込み内容は、メモリＤ１から
読出されたデータSPD（ｔ−x1）となる。 一方、メモリＤ１から読出された振幅データ
SPD（ｔ−x1）は乗算器Ｍ１８において振幅レベ
ル制御用の係数K18が乗算された後メモリＤ１の
入力側に帰還される。そして、この乗算値K18・
SPD（ｔ−x1）は現在時刻ｔにおいてレジスタＲ
５に一時記憶させたデータK17・SPD（ｔ−ｊ）
と加算され、その加算値 K17・SPD(t-j)＋K18・SPD(t-x1) はレジスタＲ６に一時記憶される。次に、レジス
タＲ６に記憶された振幅データ「K17・SPD（ｔ
−ｊ）＋K18・SPD（ｔ−x1）」は、x1時間前の振
幅データSPD（ｔ−x1）が記憶されていたアドレ
スと同一アドレスに書込まれる。この後、レジス
タＲ６の内容はリセツトされる。レジスタＲ６の
内容をリセツトするのは、このレジスタＲ６を次
の段階でメモリＤ２の系統の処理に兼用している
ためである。 このようにしてメモリＤ１の系統の処理が終了
すると、次にメモリＤ２の系統の処理が同様にし
て行なわれる。 すなわち、2048語のアドレスを有するメモリＤ
２にx2時間前に書込まれた振幅データSPD（ｔ−
x2）円読出すため、遅延時間x2に対応するメモリ
Ｄ２のアドレスが指定される。これによつて、メ
モリＤ２からx2時間前にサンプリングした振幅デ
ータSPD（ｔ−x2）が読出される。そして、この
振幅データSPD（ｔ−x2）は加算器SUMにおいて
レジスタＲ１１の内容（メモリＤ１から読出され
た内容）SPD（ｔ−x1）と加算され、その加算値
「SPD（ｔ−x1）＋SPD（ｔ−x2）」はレジスタＲ１
１に一時記憶される。 一方、メモリＤ２から読出された振幅データ
SPD（ｔ−x2）は乗算器Ｍ１９において振幅レベ
ル制御用の係数K18が乗算された後、メモリＤ２
の入力側に帰還される。そして、その乗算値
K19・SPD（ｔ−x2）はレジスタＲ５に一時記憶
されている値K17・SPD（ｔ−ｊ）と加算され、
その加算値「K17・SPD（ｔ−ｊ）＋K19・SPD（ｔ
−x2）」はレジスタＲ６に一時記憶される。この
レジスタＲ６に記憶されたデータ「K17・SPD
（ｔ−ｊ）＋K19・SPD（ｔ−x2）」は、x2時間前の
データSPD（ｔ−x2）が記憶されていたアドレス
と同一アドレスに記憶され。この後、レジスタＲ
６の内容はリセツトされる。 次に、メモリＤ３の系統の処理がメモリＤ２の
系統の処理と同様にして行なわれる。以上のメモ
リＤ１，Ｄ２，Ｄ３により第３の遅延回路が構成
される。 従つて、メモリＤ１〜Ｄ３の系統の処理を終了
した段階では、メモリＤ３の系統の遅延時間をx3
とすると、レジスタＲ１１に記憶される内容は、 SPD(t-x1)＋SPD (t-x2)＋SPD(t-x3) となり、またメモリＤ３に記憶される内容は K17・SPD(t-j)＋K20・SPD(t-x3) となる。 このような処理は遅延回路２Ｂ，２Ｃにおいて
も同様に行なわれる。 従つて、遅延回路２ＢにおけるメモリＤ４，Ｄ
５，Ｄ６の各系統の遅延時間をそれぞれx4，x5，
x6とし、また遅延回路２ＣにおけるメモリＤ７，
Ｄ８，Ｄ９の各系統の遅延時間をそれぞれx7，
x8，x9とすると、遅延回路２Ａ〜２Ｃの全ての処
理を終了した段階におけるレジスタＲ１１の内容
は、 RVD1＝9 〓n=1 SPD（ｔ−xo） ＝SPD（ｔ−x1）＋SPD（ｔ−x2）＋SPD（ｔ−x3）
＋SPD（ｔ−x4）＋SPD（ｔ−x5） ＋SPD（ｔ−x6）＋SPD（ｔ−x7）＋SPD（ｔ−x8）
＋SPD（ｔ−x9） となる。この結果、初期反射音に続き、第１２図
に示すように遅延時間間隔が粗く、そして振幅レ
ベルおよび遅延時間が規則的に変化する残響音が
得られる。なお、第１２図においては、時間関係
が複雑になるため、遅延回路２Ａについてのみの
残響音を図示している。 以上のようにして形成された遅延時間間隔の粗
い残響音データRVD1は、第２残響音形成部３に
入力される。 第２残響音形成部３は、周波数特性が平坦なオ
ールパス型フイルタ構成の遅延回路３Ａ，３Ｂ，
３Ｃが直列に設けられている。 ３個の遅延回路３Ａ，３Ｂ，３Ｃを直列に設け
ているのは、第１残響音形成部２において得られ
た残響音データRVD1より密な遅延時間間隔の残
響音データRVD2を形成するためである。従つ
て、この第２残響音形成部３における各遅延回路
３Ａ，３Ｂ，３Ｃの遅延時間は、第１残響音形成
部２における各遅延回路２Ａ，２Ｂ，２Ｃの遅延
時間よりも短く設定される。そして、各遅延回路
３Ａ，３Ｂ，３Ｃは遅延時間の設定が異なるのみ
でその構成は全て同じである。従つて、図におい
ては、遅延回路３Ｂ，３Ｃについては乗算器、レ
ジスタ、メモリの番号を示すのみで、遅延回路３
Ａについてのみ詳細構成を示している。 まず、第２残響音形成部２から出力される残響
音データRVD1は遅延回路３ＡのレジスタＲ１２
に供給されるが、このデータRVD1をレジスタＲ
１２に記憶させる前に、まず512語の記憶アドレ
スを有するメモリMD０にy1時間前に書込まれた
データRVD1（ｔ−y1）を読出すため、遅延時間
y1時間に対応するメモリMD０のアドレスが設定
される。これによつて、メモリMD０かららy1時
間前に書込まれたデータRVD1（ｔ−y1）が読出
される。次に、このデータRVD1（ｔ−y1）には
乗算器Ｍ３０において、振幅レベル制御用の係数
K30が乗算され、その乗算値K30・RVD1（ｔ−y1）
はメモリMD０の入力側に帰還される。そして、
次にこの帰還データK30・RVD1（ｔ−y1）と第１
残響音形成部２から現在時刻ｔに供給されるデー
タRVD1（ｔ）とが加算され、その加算値「RVD1
（ｔ）＋K30・RVD1（ｔ−y1）」はレジスタＲ１２
に一時記憶される。次に遅延時間y1に対応するメ
モリMD0のアドレスが再び指定され、メモリ
MD０からy1時間前に書込まれたデータRVD1（ｔ
−y1）が再び読出され、その読出しデータRVD1
（ｔ−y1）がレジスタＲ１３に一時記憶される。
次に、レジスタＲ１２に一時記憶されたデータ
「RVD1（ｔ）＋K30・RVD1（ｔ−y1）」と振幅レベ
ル制御用の定数K29とが乗算器Ｍ２９において乗
算される。そして、その乗算値 K29・｛RVD1（ｔ）＋K30 ・RVD1（ｔ−y1）｝ はレジスタＲ１３に一時記憶されている値RVD1
（ｔ−y1）と加算され、その加算値 RVD1（ｔ−y1）＋K29・｛RVD1（ｔ） ＋K30・RVD1（ｔ−y1）｝ はレジスタＲ１３に一時記憶される。次に、レジ
スタＲ１２に一時記憶されているデータ「RVD
（ｔ）＋K30・RVD1（ｔ−y1）」を現在時刻ｔより
y1時間遅れたサンプリング時刻（ｔ＋y1）におい
て使用するため、該データ「RVD1（ｔ）＋K30・
RVD1（ｔ−y1）」はy1時間前のデータRVD1（ｔ−
y1）が記憶されていたアドレスと同一アドレスに
書込まれる。 このようにして遅延回路３Ａによる処理が終了
すると、レジスタＲ１３に記憶されたデータ RVD1（ｔ−y1）＋K29・｛RVD1（ｔ） ＋K30・RVD1（ｔ−y1）｝ は遅延回路３Ｂに送られ、その遅延回路３Ｂにお
いて回路３Ａの場合と同様の処理が行なわれる。 ここで、遅延回路３Ａ，３Ｂ，３Ｃの出力デー
タをRVD2A，RVD2B，RVD2Cで表わし、回路３
Ｂの遅延時間をy2、回路３Ｃの遅延時間y3とする
と、回路３Ａ，３Ｂ，３ＣのレジスタＲ１３，Ｒ
１５，Ｒ１７の出力データは次の第(4)式〜第(6)式
によつて表わされる。 RVD2A＝RVD1（ｔ−y1）＋K29・｛RVD1（ｔ） ＋K30・RVD1（ｔ−y1）｝ ……(4) RVD2BRVD2A（ｔ−y2）＋K31・｛RVD2A（ｔ） ＋K32・RVD2A（ｔ−y2）｝ ……(5) RVD2CRVD2B（ｔ−y3）＋K33・｛RVD2B（ｔ） ＋K34・RVD2B（ｔ−y3）｝ ……(6) そして、遅延回路３Ｃの出力データRVD2Cは
初期反射音に続く残響音を発生させるためのデー
タとしてスイツチ回路SWを経由して出力され
る。 ここで、各遅延回路３Ａ，３Ｂ，３Ｃの遅延時
間を、 y1＞y2＞y3 の関係に設定した場合、第１３図に示すように遅
延時間間隔の密な残響音を形成することができ
る。すなわち、遅延回路３Ａは第１残響音形成部
２で形成された遅延時間間隔の粗い残響音データ
RVD1に基づき、第１残響音形成部２の遅延時間
間隔よりも短い時間間隔y1で第１の残響音データ
RVD2Aを形成し、遅延回路３Ｂは回路３Ａの遅
延時間間隔y1よりもさらに短い時間間隔y2で第２
の残響音データRVD2Bを形成する。このため、
遅延回路３Ａ〜３Ｃにおける残響音の形成処理が
進行するに伴つて遅延時間間隔の密な残響音が形
成されるようになる。 なお、遅延回路３Ａ，３Ｂ，３Ｃにおけるレジ
スタＲ１２，Ｒ１４，Ｒ１６は、自己の回路に関
する処理が終了した後は次のサンプリング周期ま
で使用しないので、時分割的に共用することがで
きる。 次に、第５図に示す実施例の具体的構成および
動作について説明する。なお、以下の説明では、
第５図に示す装置が上述した第６図の機能にした
がつて残響音の形成を行なうものとして述べる。 実施例の具体的構成 第５図に示す実施例の残響音付加装置は、大別
すると、記憶部１０、時間情報発生部２０、アド
レス情報発生部３０、演算部４０とから構成され
ている。 記憶部１０は、第８図における遅延用のデイジ
タルメモリDMに相当するもので、ここでは複数
のメモリブロツクを有するデータメモリ１００と
ラツチ１０１とから構成されている。データメモ
リ１００においては、複数のメモリブロツクを利
用して、第１４図に示すように、１語（16ビツ
ト）のメモリSD０〜SP１５と、512語（１語は
16ビツト）のメモリMD０〜MD１５と、2048語
（１語は16ビツト）のメモリＤ０〜Ｄ１５が設け
られている。そして、このメモリSD０〜SD１
５，MD０〜MD１５，Ｄ０〜Ｄ１５に記憶すべ
きデータは演算部４０から与えられ、データの記
憶アドレスおよび読出しアドレスはアドレス情報
発生部３０から出力されるアドレス情報DM，
ADRによつて指定され、また各メモリSD０〜Ｄ
１５から読出されたデータはラツチ１０１を介し
て演算部４０に供給される構成になつている。 時間情報発生部２０は第８図におけるデイレイ
レングスデータメモリDDMに相当するものであ
り、パラメーラ指定回路２００とデイレイレング
スデータメモリ２０１とを備え、ここではデイレ
イレングスデータメモリ２０１はパラメータ指定
回路２００からの指示により、残響特性の異なる
８種類の残響音（初期反射音も含む）それぞれに
対応して各データ遅延用のメモリＤ０〜Ｄ１５，
MD０〜MD１５に関する遅延時間情報DLDm
〔ｎ〕（ｎ：Ｄ０〜Ｄ１５，MD０〜MD１５のメ
モリを指示、ｍ：１〜８の種類を指示）のうちい
ずれか１つの種類を選択的に出力するように構成
されている。すなわち、デイレイレングスデータ
メモリ２０１は、第１５図に示すように、データ
遅延用のメモリＤ０〜Ｄ１５，MD０〜MD１５
それぞれに対応したメモリブロツクMB（Ｄ０）
〜MB（Ｄ１５），MB（MD０）〜MB（MD１５）
を備え、この各メモリブロツクMB（Ｄ０）〜
MB（MD１５）はそれぞれ上述した８種類の残
響音に対応して８つの記憶アドレス「０」〜
「７」を有し、各メモリブロツクMB（Ｄ０）〜
MB（MD１５）の各記憶アドレス「０」〜「７」
にはそれぞれ異なる遅延時間情報DLD1〔Ｄ０〕
〜DLD8〔Ｄ０〕，DLD1〔Ｄ１〕〜DLD8〔Ｄ１〕，
……DLD1〔Ｄ１５〕〜DLD8〔Ｄ１５〕，DLD1
〔MD０〕〜DLD8〔MD０〕，……DLD1〔MD１５〕
〜DLD8〔MD１５〕が予め記憶されている。そし
て、発生すべき残響音の残響特性を指示する３ビ
ツト構成のパラメータ指示情報PSLが下位アドレ
ス情報としてパラメータ指示回路２００から供給
され、さらにメモリMD０〜MD１５，Ｄ０〜Ｄ
１５のメモリ番号「０〜15〓を指定する４ビツト
構成のメモリ番号情報DLn（ｎ：０〜15）および
メモリの種別「Ｄ、MD、SD」を指定する２ビ
ツト構成のメモリ種別情報DLk（ｋ：Ｄ、MD、
SD）が上位アドレス情報としてアドレス情報発
生部から供給されると、情報DLnおよびDLkで
指定されるメモリブロツク（MB（Ｄ０）〜MB
（MD１５）のうち１つ）のうち、情報PSLで指
定される記記憶アドレス（「０」〜「７」）のうち
１つ）に記憶されている遅延時間情報DLDm〔ｎ〕
が読出され、パラメータ指定回路２００で指定し
た所望の残響特性の残響音の遅延時間関係を規定
する情報としてアドレス情報発生部３０へ供給さ
れる。なお、メモリSD０〜SD１５については、
遅延時間が固定（１・To）であるため、このメ
モリSD０〜SD１５に対する遅延時間情報は必要
としない。また、パラメータ指定回路２００から
は、パラメータ指定情報PSLとともに、８種類の
残響音を形成するための制御プログラムのうち所
望の制御プログラムの１つを選択する３ビツト構
成のプログラム選択情報PGSが出力される。 次に、アドレス情報発生部３０は、時間情報発
生部２０から出力される遅延時間情報DLDm〔ｎ〕
およびプログラム選択情報PGSと、制御プログ
ラムの１ステツプの周期を定めるマスタクロツク
パルスφoとに基づき、所望の残響特性の残響音
を形成するためのデータメモリ１００に対するア
ドレス情報DM・ADRを発生すると共に、各部
回路の動作を制御する各種の制御信号を発生する
ものであり、プログラムメモリ３００、プログラ
ムカウンタ３０１、プログラムデコードメモリ３
０２、制御信号出力レジスタ３０３、セレクタ３
０４、アドレスカウンタ３０５、ラツチ３０６、
減算回路３０７、最大値検出回路３０８、アドレ
ス情報出力回路３０９とを備えている。 プログラムメモリ３００には、８種類の残響特
性の残響音を形成するために８種類の制御プログ
ラムが予め記憶されており、どの種類の制御プロ
グラムを出力すべきかはパラメータ指定回路２０
０からのプログラム選択情報PGSによつて指定
される。そして、指定された制御プログラムの内
容はマスタクロツクパルスφoをカウントするプ
ログラムカウンタ３０１の出力情報PCによつて
１ステツプ毎に順次読出される。 この場合、第６図で説明した初期反射音形成部
１、バンドパスフイルタBPF、第１残響音形成
部２、第２残響音形成部３の全ての処理を１サン
プリング周期（To）内で終了させるために、サ
ンプリング周波数を25KHz、マスタクロツクパル
スφoの周波数を4.8MHzとすると、１つの制御プ
ログラムのステツプ数は4800／25＝192以内で構成さ れ、この192ステツプの制御プログラム内容が各
サンプリング周期To毎に実行される。そして、
各ステツプにおける制御プログラムとしては、第
２表に示すように、１ステツプが16ビツトの情報
から成るタイプ１、タイプ２、タイプ３の３種類
の内容が準備されており、初期反射音の形成、フ
イルタ処理、残響音の形成はこれら３種類の制御
プログラムの出力順序および各ビツト情報の内容
を適宜組合せることによつて行なわれる。
【表】
この場合、16ビツトから成る１ステツプの制御
プログラムは、情報OF・ADRn，RGn，DLn，
ADR〔Kn〕の如く制御信号出力レジスタ３０３
を介してそのまま出力されるものと、メモリの書
込み制御信号WR１などの如くプログラムデコー
ドメモリ３０２によつてデコードされた後制御信
号出力レジスタ３０３を介して出力されるものと
が有り、後者はオペレーシヨンコードOPCとし
てプログラムメモリ３００からプログラムデコー
ドメモリ３０２に与えられる。なお、第２表の内
容の詳細については全体の動作説明とともに後述
する。 一方、アドレスカウンタ３０５は第１６図に示
すように遅延用のメモリＤ０〜Ｄ１５，MD０〜
MD１５のそれぞれに対応したアドレスカウンタ
AC（Ｄ０）〜AC（Ｄ１５），AC（MD０）〜AC
（MD１５）を備えている。このアドレスカウン
タ３０５における各カウンタAC（Ｄ０）〜AC（Ｄ
１５），AC（MD０）〜AC（MD１５）は、メモ
リ番号情報DLnおよびメモリ種別情報DLkによ
つて選択的に動作状態とされる。情報DLnおよび
DLkによつて動作状態となつたアドレスカウン
タAC（ｎ）（ｎ：Ｄ０〜Ｄ１５，MD０〜MD１
５）のカウント出力情報ADR〔ｎ〕はラツチ３０
６を介してアドレス情報出力回路３０９へ供給さ
れると共に、減算回路３０７へ供給される。この
場合、アドレスカウンタAC（ｎ）の出力情報
ADR〔ｎ〕はメモリＤ０〜Ｄ１５，MD０〜MD
１５のうちメモリＤ０〜Ｄ１５が2048語のアドレ
ス長となつているため、2048語までのアドレス範
囲を指定できるように11ビツトで構成されてい
る。なお、アドレスカウンタ３０５はRAMから
構成される。 減算回路３０７は、ラツチ３０６を介して入力
されたアドレスカウンタAC（ｎ）の出力内容
ADR〔ｎ〕から「１」を減じ、その減算値
「ADR〔ｎ〕−１」を次のサンプリング周期（ｔ＋
１）において使用するためセレクタ３０４のＡ側
入力に帰還する。同時に、最大値検出回路３０８
に供給する。最大値検出回路３０８は第８図の検
出回路MXDに相当するものであり、メモリ番号
情報DLnおよびメモリ種別情報DLkにより指定
されたアドレスカウンタAC（ｎ）の出力情報
ADR〔ｎ〕から〔１〕を減じた情報「ADR〔ｎ〕
−１」が最大値（全ビツトが“１”）に達したこ
とを検出すると、セレクタ３０４に対しＢ側入力
を選択させるセレクタ制御信号SLBを出力する。
セレクタ３０４においては、Ａ側入力に減算回路
３０７の出力情報「ADR〔ｎ〕−１」が入力され、
Ｂ側入力にデイレイレングスデータメモリ２０１
の出力情報DLDm〔ｎ〕が入力され、その出力は
アドレスカウンタ３０５のデータ入力に供給され
て情報DLn，DLkにより指定されるアドレスカ
ウンタAC（ｎ）に対して書込み制御信号WR３に
より書込まれる（プリセツトされる）構成となつ
ている。従つて、情報DLn，DLkにより指定さ
れたアドレスカウンタAC（ｎ）においては、最大
値検出回路３０８からセレクタ制御信号SLBが
発生されていない条件では、１サンプリング周期
毎に現在値ADR〔ｎ〕から「１」を減じた値
「ADR〔ｎ〕−１」が書込まれることになり、その
出力情報ADR〔ｎ〕は時間経過とともに「０」の
方向へ減少する。ところが、値「ADR（ｎ）−１」
が最大値になると、最大値検出回路３０８からセ
レクタ制御信号SLBが発生されるため、アドレ
スカウンタAC（ｎ）にはセレクタ３０４を介して
遅延時間情報DLDm〔ｎ〕が入力され、書込み制
御信号WR３により書込まれる。従つて、アドレ
スカウンタAC（ｎ）の内容は、セレクタ制御信号
SLBの発生により「DLDm〔ｎ〕」になつた後、サ
ンプリング時刻の経過とともに「０」の方向へ順
次変化するものとなる。すなわち、セレクタ３０
４、アドレスカウンタ３０５、ラツチ３０６、減
算回路３０７、最大値検出回路３０８とから成る
部分では、情報DLn、DLkで指定されるアドレ
スカウンタAC（ｎ）において遅延時間情報DLDm
〔ｎ〕に対応する遅延時間に等しい周期で一巡す
るアドレス情報ADR〔ｎ〕が形成される。 このアドレス情報ADR〔ｎ〕はアドレス情報出
力回路３０９へ供給される。 アドレス情報出力回路３０９は、メモリSD０
〜SD１５、メモリＤ０〜Ｄ１５、メモリMD０
〜MD１５に対する情報の読出しおよび書込みの
ためのアドレス情報を出力するものである。この
アドレス情報出力回路３０９は、メモリＤ０から
io時間遅れた情報を読出して初期反射音ECH（ｔ）
を形成する場合には、第１反射音ECH1〜第10反
射音ECH10の各遅延時間ioに対応する11ビツトの
アドレス情報OF・ADRo（制御信号出力レジスタ
３０３から出力される）を下位アドレス情報と
し、その上位にメモリ番号情報DLnおよびメモリ
種別情報DLkを付加し、この１組の情報OF，
ADRn，DLn，DLkをアドレス情報DM・ADR
として出力する。また、現在時刻でサンプリング
した振幅データSPD（ｔ）をメモリＤ０に書込む
場合、メモリＤ０に対応するアドレスカウンタ
AC（Ｄ０）の出力情報ADR〔Ｄ０〕を下位アドレ
ス情報とし、その上位にメモリＤ０を指定する情
報DLn（＝DLo）およびDLk（＝DLD）を付加し、
この１組の情報ADR〔Ｄ０〕，DLn，DLkをアド
レス情報DM・ADRとして出力する。また、メ
モリSD０〜〜SD１５に対して振幅データの書込
みおよび読出しを行う場合、下位アドレス情報の
全ビツトを“０”とし、その上位にメモリSD０
〜SD１５を指定する情報DLn（＝DL0〜DL15）お
よびDLk（＝DLSD）を付加してアドレス情報
DM・ADRとして出力する。また、残響音
RVD1，RVD2を形成する場合には、メモリＤ１
〜Ｄ１５，MD０〜MD１５のそれぞれに対応す
るアドレスカウンタAC（Ｄ１）〜AC（Ｄ１５），
AC（MD０）〜AC（MD１５）の各出力情報ADR
〔Ｄ１〕〜ADR〔Ｄ１５〕，ADR〔MD０〕〜ADR
（MD１５〕を下位アドレス情報とし、その上位
に情報DLnおよびDLkを付加し、これら１組の
情報ADR〔ｎ〕，DLn，DLkをアドレス情報DM，
ADRとして出力する。この場合、情報DLnおよ
びDLkの下位に情報OF，ADRoを付加すべき時
には制御信号出力レジスタ３０３から制御パルス
GP１が出力される。また、情報DLnおよびDLk
の下位に付加する下位アドレス情報の全ビツトを
“０”にすべき時には、制御信号出力レジスタ３
０３から制御パルスGP２が出力される。 なお、アドレス情報出力回路３０９は、情報
DLnおよびDLkを一時記憶するレジスタを内部
に備えている。 次に、演算部４０は、メモリＤ０〜Ｄ１５，
MD０〜MD１５，SD０〜SD１５に記憶させる
データおよび各メモリから読出したデータの振幅
レベル制御を行うもので、係数メモリ４００、セ
レクタ４０１、演算回路４０２、テンポラレジス
タ４０３、ラツチ４０４とを備えている。 係数メモリ４００は、デイレイレングスデータ
メモリと同様、残響特性の異なる８種類の残響音
に対応して８個のメモリブロツクを有し、各メモ
リブロツクには各種類別の残響音を形成するため
に必要な一組の係数Kn（ｎ：１〜32）が予め記憶
されている。そして、パラメータ指定回路２００
からパラメータ指定情報PSLが供給され、かつ係
数Knを指定するアドレス情報ADR〔Kn〕が制御
信号出力レジスタ３０３から供給されると、情報
PSLで指定されるメモリブロツクのうち情報
ADR〔Kn〕で指定されるアドレスから係数Knが
読出され、演算回路４０２の演算入力(A)に供給さ
れる構成になつている。 セレクタ４０１は、Ａ側入力にサンプルホール
ド回路SPHによりサンプリングされた入力楽音
の振幅データSPD（ｔ）が入力され、Ｂ側入力に
記憶部１０からの読出しデータMRDが入力さ
れ、Ｃ側入力にラツチ４０４を介してテンポラリ
レジスタ４０３の出力データRGDがが入力され
ており、これらの入力データSPD（ｔ），MRD，
RGDは制御信号出力レジスタ３０３から出力さ
れるセレクタ制御信号SL１（２ビツト構成）に
よつていずれか１つが選択され、演算回路４０２
の演算入力（Ｘ）に供給されている。 演算回路４０２は、演算入力(A)に係数メモリ４
００から読出された係数Knが入力され、演算入
力(B)にラツチ０４を介してテンポラリレジスタ４
０３の出力データRGDが入力され、演算入力
（Ｘ）にセレクタ４０１の選択出力データSPD
（ｔ），MRD，RGDが入力され、制御信号出力レ
ジスタ３０３から出力される演算制御信号CTL
（３ビツト構成）により、 （Ｙ）＝(A)・（Ｘ）＋(B) ……（７−１） （Ｙ）＝（Ｘ）＋(B) ……（７−２） （Ｙ）＝（Ｘ） ……（７−３） （Ｙ）＝(B) ……（７−４） （Ｙ）＝（０） ……（７−５） の演算を実行し、その演算値（Ｙ）をテンポラリ
レジスタ４０３、記憶部１０、出力レジスタ５０
０に供給する構成になつている。 テンポラリレジスタ４０３は、初期反射音
ECH（ｔ）、残響音RVD1，RVD2の形成過程にお
ける演算回路４０２の演算値（Ｙ）を一時記憶
し、その記憶内容をレジスタ出力データRGDと
してセレクタ４０１のＣ側入力および演算回路４
０２の演算入力(B)に帰還するもので、５ビツト構
成のレジスタ指定情報RGn（ｎ：１〜32）により
指定される32個のレジスタＲ０〜Ｒ３１を有し、
入力データは情報RGnにより指定されたレジス
タＲ０〜Ｒ３１に対し書込み制御信号WR１の制
御によつて書込まれる。 次に、出力レジスタ５００は、演算回路４０２
の演算値（Ｙ）として得られた初期反射音の瞬時
値ECH（ｔ）および初期反射音に続く残響音の瞬
時値RVD（ｔ）を書込み制御信号WR２によつて
取込み、この取込みデータを減衰器５０１を介し
てDA変換器（DAC）５０２に供給する。 なお、セレクタ４０１におけるセレクタ制御信
号SL１および演算回路４０２における演算制御
信号CTLは、制御信号出力レジスタ３０３から
出力されるオペレーシヨンコードOPCに含まれ
るものである。 次に、以上の構成の動作について説明する。 動作説明 ａ 初期反射音の形成動作 初期反射音BCH（ｔ）を形成する場合、 (1) まず、現在時刻ｔでサンプリングした入力
楽音の振幅データSPD（ｔ）をメモリＤ０に
書込むため、 SL1；SELECT(A) CTL；（Ｙ）＝（Ｘ） で示される内容のセレクタ制御信号SL１お
よび演算制御信号CTLがオペレーシヨンコ
ードOPCとして制御信号出力レジスタ３０
３から出力される。これによつて、セレクタ
４０１はサンプリングホールド回路SPHか
ら出力される振幅データSPD（ｔ）を演算回
路４０２の演算入力（Ｘ）に供給する。ま
た、演算回路４０２は、演算入力（Ｘ）に入
力された振幅データSPD（ｔ）を演算値
（Ｙ）として出力する。 (2) 次に、現在のサンプリング時刻（ｔ）に対
応したメモリD0のアドレスを指定した上、
このアドレスに演算回路４０２の出力データ
SPD（ｔ）を書込むため、 DLn；DLo DLk；DLD WR4；“１”（WRITE） L3 ；“１”（LATCH） で示される内容のメモリ種別情報DLk、書
込み制御信号WR４、ラツチ制御信号Ｌ３が
オペレーシヨンコードOPCとして、またメ
モリ番号情報DLnが制御信号出力レジスタ３
０３から出力される。 これによつて、メモリＤ０に対応したアド
レスカウンタAC（Ｄ０）の出力情報ADR〔Ｄ
０〕が現在時刻ｔの振幅データSPD（ｔ）を
書込むための下位アドレス情報としてラツチ
３０６にラツチされる。そして、このラツチ
された下位アドレス情報ADR〔Ｄ０〕は、ア
ドレス情報出力回路３０９においてその上位
にメモリ番号情報DLn（＝DLo）およびメモ
リ種別情報DLk（＝DLD）が付加されてメモ
リＤ０に対する振幅データSPD（ｔ）の書込
みアドレス情報DM・ADRとして出力され
る。これにより、演算回路４０２を介してメ
モリＤ０のデータ入力に与えられている現在
時刻ｔの振幅データSPD（ｔ）は書込み制御
信号WR４によつて現在時刻ｔに対応したア
ドレスに書込まれる。 (3) 次に、各サンプリング時刻毎の初期反射音
の合成値を記憶するレジスタＲ０をクリアす
るため、 RGn；R0 CTL；（Ｙ）＝０ WR1；“１”（WRITE） で示される内容の演算制御信号CTL、書込
み制御信号WR１がオペレーシヨンコード
OPCとして、またレジスタ番号情報RGnが
制御信号出力レジスタ３０３から出力され
る。 これによつて、レジスタＲ０には「０」が
書込まれる。すなわち、レジスタＲ０はクリ
アされる。 (4) 次に、第１反射音ECH1を形成するため、 OF・ADRn；OF・ADR1 DLk；DLD GP1；“１” L2；“１”（LATCH） で示される内容のメモリ種別情報DLk、制
御パルスGP１、ラツチ制御信号Ｌ２がオペ
レーシヨンコードOPCとして、また第１反
射音ECH1の遅延時間i1に対応したアドレス
情報OF・ADRnが制御信号出力レジスタ３
０３から出力される。この場合、アドレス情
報出力回路３０９には前記ステツプ(3)におけ
るメモリ番号情報DLn（＝DLo）が保持され
ている。 これによつて、アドレス情報出力回路３０
９は、遅延時間i1に対応したアドレス情報
OF・ADR1を下位アドレス情報とし、メモ
リ番号情報DLn（＝DLo）、メモリ種別情報
DLk（＝DLD）を上位アドレス情報とし、メ
モリＤ０からi1時間前に書込んだ振幅データ
SPD（ｔ−i1）を読出すためのアドレス情報
DM・ADRとして出力する。これにより、
メモリＤ０からi1時間前の振幅データSPD
（ｔ−i1）が読出され、この読出しデータ
SPD（ｔ−i1）はラツチ制御信号Ｌ２によつ
てラツチ１０１にラツチされる。 (5) 次に、レジスタＲ０の現在値をラツチ４０
４に転送するため、 RGn；R0 L1 ；“１”（LATCH） で示される内容のラツチ制御信号Ｌ１がオペ
レーシヨンコードとして、またレジスタ番号
情報RGnが制御信号出力レジスタ３０３か
ら出力される。これによつて、レジスタＲ０
の現在値はラツチ４０４に転送されて記憶さ
れる。 (6) 次に、i1時間前の振幅データSPD（ｔ−i1）
に振幅レベル制御用の係数K1を乗算し、第
１反射音ECH1に関する瞬時値K1・SPD（ｔ
−i1）を得るため、 ADR〔Kn〕；ADR〔K1〕 SL1；SELECT(B) CTL；(A)・（Ｘ）＋(B)〕（Ｙ） で示されるセレクト制御信号SL１、演算制
御信号CTLがオペレーシヨンコードOPCと
して、また定数読出し用のアドレス情報
ADR〔Kn〕が制御信号出力レジスタ３０３
から出力される。 これによつて、係数メモリ４００から第１
反射音ECH1に関する係数K1が読出されて演
算回路４０２の演算入力(A)に供給される。ま
た、セレクタ４０１は、Ｂ側選択入力にラツ
チ１０１から供給されているi1時間前の振幅
データSPD（ｔ−i1）を選択し、該データ
SPD（ｔ−i1）を演算回路４０２の演算入力
（Ｘ）に供給する。また、演算回路４０２は （Ｙ）＝(A)・（Ｘ）＋(B)＝K1・SPD（ｔ−i1）＋
〔R0〕 で示される演算を行なう。この場合、レジス
タＲ０の内容は前述のステツプ(3)においてク
リアされているため、ここでは第１反射音
ECH1に関する瞬時値K1・SPD（ｔ−i1）が
演算回路４０２の演算値（Ｙ）として得られ
る。 (7) 次に、第１反射音ECH1の瞬時値K1・SPD
（ｔ−i1）をレジスタＲ０に転送して記憶さ
せるため、 RGn＝R0 WR1；“１”（WRITE） で示される内容の書込み制御信号WR１がオ
ペレーシヨンコードORCとして、またレジ
スタ番号情報RGnが制御信号出力レジスタ
３０３から出力される。 これによつて、演算回路４０２の出力デー
タ（Ｙ）＝K1・SPD（ｔ−i1）がレジスタＲ０
に書込まれる。 ここまでのステツプを終了することによ
り、レジスタＲ０には第１反射音ECH1の瞬
時値K1・SPD（ｔ−i1）が得られる。 (8) 次に、第２反射音ECH2〜第10反射音
ECH10に関する瞬時値K2・SPD（ｔ−i2）〜
K10・SPD（ｔ−i10）が前述のステツプ(4)〜
(7)と同様にして形成される。従つて、第10反
射音ECH10に関するステツプ(7)の動作を終了
した段階では、レジスタＲ０には第１反射音
ECH1〜第10反射音ECH10の瞬時値の総和 10 〓n=1 Kn×SPD（ｔ−io）が得られる。 そして、この総和10 〓n=1 Kn・SPD（ｔ−io） は出力レジスタ５００に対して書込み制御信号
WR２によつて書込まれ、減衰器５０１に転送さ
れる。 ｂ フイルタ動作 フイルタ動作を行う場合 (1) まず、メモリＤ１０からｊ時間前の振幅デ
ータSPD（ｔ−ｊ）を読出すため、 DLn；DL10 DLk；DLD L3 ；“１”（LATCH） L2 ；“１”（LATCH） で示される内容のメモリ種別情報DLk、ラ
ツチ制御信号Ｌ３，Ｌ２がオペレーシヨンコ
ードOPCとして、またメモリ番号情報DLn
が制御信号出力レジスタ３０３から出力され
る。 これによつて、メモリＤ１０に対応したア
ドレスカウンタAC（Ｄ１０）の出力情報
ADR〔Ｄ１０〕がｊ時間前の振幅データSPD
（ｔ−ｊ）を読出すための下位アドレス情報
としてラツチ３０６にラツチされる。そし
て、このラツチされた下位アドレス情報
ADR〔Ｄ１０〕は、アドレス情報出力回路３
０９においてその上位にメモリ番号情報DLn
（＝DL10）およびメモリ種別情報DLk（＝
DLD）が付加されてデータメモリ１００のＤ
１０に対して振幅データSPD（ｔ−ｊ）の読
出しアドレス情報DM・ADRとして出力さ
れる。これにより、メモリＤ１０からｊ時間
前の振幅データSPD（ｔ−ｊ）が読出され、
この読出しデータSPD（ｔ−ｊ）はラツチ制
御信号Ｌ２によりラツチ１０１にラツチされ
る。 (2) 次に、現在時刻ｔでサンプリングした振幅
データSPD（ｔ）を振幅データSPD（ｔ−ｊ）
の読出しアドレスと同一アドレスに書込むた
め、 SL1；SELECT(A) CTL；（Ｙ）＝（Ｘ） で示される内容のセレクト制御信号SL１お
よび演算制御信号CTLがオペレーシヨンコ
ードOPCとして制御信号出力レジスタ３０
３から出力される。これによつて、セレクタ
４０１はサンプリングホールド回路SPHか
ら出力される振幅データSPD（ｔ）を演算回
路４０２の演算入力（Ｘ）に供給する。ま
た、演算回路４０２は、演算入力（Ｘ）に入
力された振幅データSPD（ｔ）を演算値
（Ｙ）として出力する。 (3) 次に、振幅データSPD（ｔ）をメモリＤ１
０に書込むため、 DLn；DL10 DLk；DLD WR4；“１”（WRITE） L3 ；“１”（LATCH） で示される内容のメモリ種別情報DLk、書
込み制御信号WR４、ラツチ制御信号Ｌ３が
オペレーシヨンコードOPCとして、またメ
モリ番号情報DLnが制御信号出力レジスタ３
０３から出力される。 これによつて、メモリＤ１０に対応したア
ドレスカウンタAC（Ｄ１０）の出力情報
ADR〔Ｄ１０〕が現在時刻ｔの振幅データ
SPD（ｔ）を書込むための下位アドレス情報
としてラツチ３０６にラツチされる。そし
て、このラツチされた下位アドレス情報
ADR〔Ｄ１０〕は、アドレス情報出力回路３
０９においてその上位にメモリ番号情報DLn
（＝DL10）およびメモリ種別情報DLk（＝
DLD）が付加されてメモリＤ１０に対する振
幅データSPD（ｔ）の書込みアドレス情報
DM・ADRとして出力される。これにより、
演算回路４０２を介してメモリＤ１０のデー
タ入力に与えられている現在時刻ｔの振幅デ
ータSPD（ｔ）は書込み制御信号WR４によ
つて現在時刻ｔに対応したアドレスに書込ま
れる。 (4) 次に、ローパスフイルタLPFにおいて、
レジスタＲ１の内容、係数K11、ｊ時間前の
振幅データSPD（ｔ−ｊ）により、 〔R1〕＋K11・SPD（ｔ−ｊ） を演算し、この演算値をレジスタＲ１に再び
記憶させるため、まず、 RGn；R1 L1；“１”（LATCH） の内容で示されるラツチ制御信号Ｌ１がオペ
レーシヨンコードORCとして、またレジス
タ番号情報RGnが制御信号出力レジスタ３
０３から出力され、レジスタＲ１の内容がラ
ツチ４０４に転送される。 (5) 次に、K11・SPD（ｔ−ｊ）の演算を行う
ため、 ADR〔Kn）；ADR〔K11〕 SL1；SELECT(B) CTL；（Ｙ）＝(A)・（Ｘ）＋(B) で示される内容のセレクタ制御信号SL１、
演算制御信号CTLがオペレーシヨンコード
ORCとして、また定数読出し用のアドレス
情報ADR〔Kn〕が制御信号出力レジスタ３
０３から出力される。 これによつて、係数メモリ４００から係数
K11が読出されて演算回路４０２の演算入力
(A)に供給される。また、セレクタ４０１は先
のｂ−(1)のステツプでラツチ１０１にラツチ
されている振幅データSPD（ｔ−ｊ）を選択
し、演算回路４０２の演算入力（Ｘ）に供給
する。これによつて、演算回路４０２は、 （Ｙ）＝Ａ・（Ｘ）＋(B) ＝K11・SPD（ｔ−ｊ）＋R1 の演算を行う。この場合、レジスタＲ１の内
容は前回のサンプリング時刻（ｔ−１）にお
けるフイルタ処理が終了した段階でクリアさ
れているため、このステツプではK11・SPD
（ｔ−ｊ）が演算値（Ｙ）として得られる。 (6) 次に、この演算値（Ｙ）＝K11・SPD（ｔ−
ｊ）をレジスタＲ１に記載させるため、 RGn；R1 WR1；“１”（WRITE） の内容で示される書込み制御信号WR１がオ
ペレーシヨンコードORCとして、またレジ
スタ番号情報RGnが制御信号出力レジスタ
３０３から出力される。 これによつて、演算回路４０２の出力デー
タK11・SPD（ｔ−ｊ）がレジスタＲ１に記
憶される。 (7) 次に、メモリSD０から（ｊ−１）時間前
の振幅データSPD（ｔ−ｊ−１）を読出すた
め、 DLn；DLo DLk；DLSD GP2；“１” L2 ；“１”（LATCH） で示される内容のメモリ種別情報DLk、ラ
ツチ制御信号Ｌ２、ゲートパルス信号GP２
がオペレーシヨンコードORCとして、また
メモリ番号情報DLnが制御信号出力レジスタ
３０３から出力される。すると、アドレス情
報出力回路３０９は、下位アドレス情報の全
ビツトを“０”にし、その上位にメモリ番号
情報DLn（＝DLo）およびメモリ種別情報
DLk（wDLSD）を付加し、メモリSD０に対す
るアドレス情報DM・ADRとして出力する。
これにより、メモリSD０から（ｊ−１）時
間前の振幅データSPD（ｔ−ｊ−１）が読出
され、ラツチ１０１にラツチされる。 (8) 次に、レジスタＲ１の内容K11・SPD（ｔ
−ｊ）、係数K12、ラツチ１０１にラツチさ
れている振幅データSPD（ｔ−ｊ−１）によ
り K12・SPD（ｔ−ｊ−１）＋〔R1〕 を演算し、この演算値をレジスタＲ１に再び
記憶させるため、まず RGn；R1 L1 ；“１”（LATCH） で示される内容のラツチ制御信号Ｌ１がオペ
レーシヨンコードORCとして、またレジス
タ番号情報RGnが制御信号出力レジスタ３
０３から出力され、レジスタＲ１の内容
K11・SPD（ｔ−ｊ）がラツチ４０４に転送
される。 (9) 次に、K12・SPD（ｔ−ｊ−１）＋〔R1〕の
演算を行うため、 ADR〔Kn〕；ADR〔K12〕 SL1；SELECT(B) CHL；（Ｙ）＝(A)・（Ｘ）＋(B) で示される内容の信号SL１，STLがオペレ
ーシヨンコードOPCとして、またアドレス
情報ADR〔Kn〕が制御信号出力レジスタ３
０３から出力される。 これによつて、係数メモリ４００から係数
K11が読出されて演算回路４０２の演算入力
(A)に供給される。また、セレクタ４０１はラ
ツチ１０１にラツチされている振幅データ
SPD（ｔ−ｊ−１）を選択して演算回路４０
２の演算入力（Ｘ）に供給する。これによつ
て、演算回路４０２は （Ｙ）＝(A)・（Ｘ）＋(B) ＝K12・SPD(t-j-1) ＋K11・SPD(t-j) の演算値（Ｙ）を出力する。そして、この演
算値（Ｙ）は次のステツプでレジスタＲ１お
よびＲ２に記憶される。これにより、レジス
タＲ１およびＲ２の内容は、 〔R1〕＝〔R2〕＝K12・SPD（ｔ−ｊ−１）＋
K11・SPD（ｔ−ｊ）となる。 (10) 次に、レジスタＲ２の内容、係数K13、メ
モリSD０に記憶されている（ｊ−１）時間
前の振幅データSPD（ｔ−ｊ−１）により、
K13・SPD（ｔ−ｊ−１）＋〔R2〕の演算を行
うため、まず、前述のｂ−(7)のステツプと同
様にして振幅データSPD（ｔ−ｊ−１）がメ
モリSD０から読出され、ラツチ１０１にラ
ツチされる。 (11) 次に、レジスタＲ２の内容をラツチ４０４
に転送するため、前述のｂ−(8)のステツプと
同様にしてレジスタＲ２の内容K12・SPD
（ｔ−ｊ−１）＋K11・SPD（ｔ−ｊ）がラツ
チ４０４へ転送される。 (12) 次に、係数K13を読出してK13・SPD（ｔ−
ｊ−１）＋〔R2〕の演算を行うため、 ADR〔Kn〕；ADR〔K13〕 SL1；SELECT(B) CTL；（Ｙ）＝(A)・（Ｘ）＋(B) で示される内容の信号SL１，CTLがオペレ
ーシヨンコードORCとして、またアドレス
情報ADR〔Kn〕が制御信号出力レジスタ３
０３から出力される。 これによつて、係数メモリ４００から係数
K11が読出されて演算回路４０２の演算入力
(A)に供給される。また、セレクタ４０１はラ
ツチ１０１にラツチされている振幅データ
SPD（ｔ−ｊ−１）を選択して演算回路４０
２の演算入力（Ｘ）に供給する。 これにより、演算回路４０２は （Ｙ）＝(A)・（Ｘ）＋(B) ＝K13・SPD（ｔ−ｊ−１） ＋K12・SPD(t-j-1) ＋K11・SPD(t-j) の演算値（Ｙ）を出力する。そして、この演
算値（Ｙ）は次のステツプでレジスタＲ２に
記憶され、このレジスタＲ２を介してハイパ
スフイルタHPFに供給される。 (13) ローパスフイルタLPFにおける最終ステ
ツプでは、レジスタＲ１の内容をメモリSD
０に書込み、次のサンプリング時刻（ｔ＋
１）で使用するため、まずレジスタＲ１の内
容「K12・SPD（ｔ−ｊ−１）＋K11・SPD（ｔ
−ｊ）」が前述のｂ−(8)のステツプと同様に
してラツチ４０４に転送された後、演算回路
４０２に（Ｙ）＝(B)の演算を行なわせ、その
演算値「（Ｙ）＝K12・SPD（ｔ−ｊ−１）＋
K11・SPD（ｔ−ｊ」がメモリSD０に書込ま
れる。この書込み動作は、 DLn；DLo DLk；DLSD GP2；“１” WR4；“１”（WRITE） で示される内容のオペレーシヨンコード
ORCとメモリ番号情報DLn制御信号出力レ
ジスタ３０３から出力されることによつて行
なわれる。 ローパスフイルタLPFの動作が終了する
と次にハイパスフイルタHPFの動作が行な
われるが、このハイパスフイルタHPFの動
作については説明を省略する。 次に、遅延時間間隔の粗い残響音RVD1の
形成動作について説明する。 ｃ 残響音RVD1の形成動作 残響音RVD1を形成する場合、 (1) まず、ハイパスフイルタHPFのレジスタ
Ｒ４の記憶データSPD（ｔ−ｊ）に係数K17
を乗算し、その乗算値K17・SPD（ｔ−ｊ）
をレジスタＲ５に記憶させるため、 RGn；R4 L1 ；“１”（LATCH） で示される内容のラツチ制御信号Ｌ１および
レジスタ番号情報RGnが制御信号出力レジ
スタ３０３から出力され、レジスタＲ４の内
容SPD（ｔ−ｊ）がラツチ４０４に転送され
る。 (2) 次に、K17・SPD（ｔ−ｊ）を演算するた
め、 ADR〔Kn〕；ADR〔K17〕 SL1；SELECT(C) CTL；（Ｙ）＝(A)・（Ｘ） で示される内容のセレクタ制御信号SL１、
演算制御信号CTL、係数読出し用のアドレ
ス情報ADR〔Kn〕が制御信号出力レジスタ
３０３から出力される。 これにより、係数メモリ４００から係数
K17が読出されて演算回路４０２の演算入力
(A)に供給される。また、セレクタ４０１はラ
ツチ４０４にラツチされているデータSPD
（ｔ−ｊ）を選択して演算回路４０２の演算
入力（Ｘ）に供給する。 これにより、演算回路４０２は （Ｙ）＝(A)・（Ｘ）＝K17・SPD（ｔ−ｊ） の演算値（Ｙ）を出力する。この演算値
（Ｙ）は次のステツプでレジスタＲ５に記憶
される。 (3) 次に、メモリＤ１からx1時間前の振幅デー
タSPD（ｔ−x1）を読出し、このデータSPD
（ｔ−x1）とレジスタＲ１１の現在値とを加
算し、その加算値を再びレジスタＲ１１に記
憶させるため、まず、 DLn；DL1 DLk；DLD L3 ；“１”（LATCH） L2 ；“１”（LATCH） で示される内容のラツチ制御信号Ｌ３，Ｌ２
と、メモリ番号情報DLnおよびメモリ種別情
報DLkが制御信号出力レジスタ３０３から
出力される。 これにより、メモリＤ１に対応したアドレ
スカウンタAC（Ｄ１）の出力情報ADR〔Ｄ
１〕が振幅データSPD（ｔ−x1）を読出すた
めの下位アドレス情報としてラツチ３０６に
ラツチされる。そして、この下位アドレス情
報ADR〔Ｄ１〕はアドレス情報出力回路３０
９においてその上位にメモリ番号情報DLnお
よびメモリ種別情報DLkが付加されて、デ
ータメモリ１００に対してメモリＤ１のアド
レス情報DM・ADRとして出力される。こ
れにより、メモリＤ１からx1時間前の振幅デ
ータSPD（ｔ−x1）が読出され、ラツチ１０
１にラツチされる。 (4) 次に、この読出しデータSPD（ｔ−x1）と
レジスタＲ１１の現在値とを加算するため、
レジスタＲ１１の内容がラツチ４０４に転送
された後、 SL1；SELECT(B) CTL；（Ｙ）＝（Ｙ）＋(B) で示される内容のセレクタ制御信号SL１お
よび演算制御信号CTLが制御信号出力レジ
スタ３０３から出力される。 すると、セレクタ４０１はラツチ１０１に
ラツチされている振幅データSPD（ｔ−x1）
を選択して演算回路４０２の演算入力（Ｘ）
に供給する。これにより、演算回路４０２は （Ｙ）＝（Ｘ）＋(B)＝〔R11〕＋SPD（ｔ−x1） で示される演算値（Ｙ）を出力する。この場
合、レジスタＲ１１の内容は前回のサンプリ
ング時刻（ｔ−１）における動作を終了した
段階でクリアされている。このため、このス
テツプ(4)における演算値（Ｙ）はSPD（ｔ−
x1）となる。この後、演算値（Ｙ）はレジス
タＲ１１に転送されて記憶される。 (5) 次に、メモリＤ１から振幅データSPD（ｔ
−x1）を読出し、これに係数K18を乗算し、
さらにその乗算値K18・SPD（ｔ−x1）とレ
ジスタＲ５の内容「K17・SPD（ｔ−ｊ）」と
の加算値をレジスタＲ６に再び記憶させるた
め、まず前述のｃ−(1)のステツプと同様にし
てレジスタＲ５の内容「K17・SPD（ｔ−
ｊ）」がラツチ４０４に転送される。 (6) 次に、ラツチ１０１にラツチされている振
幅データSPD（ｔ−x1）、ラツチ４０４にラ
ツチされているデータ「K17・SPD（ｔ−
ｊ）」、係数K18とにより、 （Ｙ）＝K18・SPD（ｔ−x1）＋K17・SPD（ｔ
−ｊ） の演算を行うため、 ADR〔Kn〕；ADR〔K18〕 SL1；SELECT(B) CTL；（Ｙ）＝(A)・（Ｘ）＋(B) で示される内容のセレクタ制御信号SL１、
演算制御信号CTL、係数読出し用のアドレ
ス情報ADR〔Kn〕が制御信号出力レジスタ
３０３から出力される。 これにより、係数メモリ４００から係数
K18が読出されて演算回路４０２の演算入力
(A)に供給される。また、セレクタ４０１はラ
ツチ１０１にラツチされている振幅データ
SPD（ｔ−x1）を選択して演算回路４０２の
演算入力（Ｘ）に供給する。 これにより、演算回路４０２は （Ｙ）＝(A)・（Ｘ）＋(B) ＝K18・SPD（ｔ−x1） ＋K17・SPD（ｔ−ｊ） を出力する。そして、この演算値（Ｙ）は次
のステツプでレジスタＲ６を介してメモリＤ
１の現在時刻ｔに対応したアドレスに書込ま
れる。この後、レジスタＲ６はメモリＤ２の
系統の処理を行うためクリアされる。 (7) 次に、メモリＤ２〜Ｄ９の各系統に関する
処理が前述のｃ−(3)〜ｃ−(6)のステツプと同
様にして行なわれる。そして、メモリＤ１〜
Ｄ９の各系統の処理を終了すると、レジスタ
Ｒ１１には RVD1（ｔ）＝9 〓n=1 SPD（ｔ−x1） で表わされる残響音RVD1に関する情報が得られ
る。 次に、遅延時間間隔の密な残響音RVD2の形成
動作について説明する。 ｄ 残響音RVD2の形成動作 残響音RVD2を形成する場合、 (1) まず、メモリMD０からy1時間前の振幅デ
ータRVD1（ｔ−y1）を読出すため、 DLn＝DLo DLk；DLMD L3 ；“１”（LATCH） L2 ；“１”（LATCH） で示される内容のラツチ制御信号Ｌ３，Ｌ１
と、メモリ番号情報DLnおよびメモリ種別情
報DLkが制御信号出力レジスタ３０３から
出力される。これにより、アドレス情報出力
回路３０９において前述のｃ−(3)のステツプ
と同様にしてメモリMD０に対するアドレス
情報DM・ADRが形成され、メモリMD０か
らy1時間前の振幅データRVD1（ｔ−y1）が
読出される。そして、このデータRVD1（ｔ
−y1）はラツチ１０１にラツチされる。 (2) 次に、ラツチ１０１にラツチされた振幅デ
ータRVD1（ｔ−y1）、レジスタＲ１１の出力
データRVD1（ｔ）、係数K30により、 K30・RVD1（ｔ−y1）＋RVD1（ｔ） を演算し、その演算値をレジスタＲ１２に記
憶させるため、まず、レジスタＲ１１の出力
データRVD1（ｔ）がラツチ４０４に転送さ
れた後、 ADR〔Kn〕；ADR〔K30〕 SL1；SELECT(B) CTL；（Ｙ）＝(A)・（Ｘ）＋(B) で示される内容のセレクト制御信号SL１、
演算制御信号CTLおよび係数読出し用のア
ドレス情報ADR〔Kn〕が制御信号出力レジ
スタ３０３から出力される。 これにより、演算回路４０２には前述のｃ
−(6)のステツプと同様にして係数K30が演算
入力(A)に供給され、またデータRVD1（ｔ−
y1）が演算入力（Ｘ）に供給される。これに
より、演算回路４０２は （Ｙ）＝(A)・（Ｘ）＋(B) ＝K30・RVD1(t-y1)＋RVD1(t) の演算値（Ｙ）を出力する。そして、この演
算値（Ｙ）は次のステツプにおいてレジスタ
Ｒ１２に記憶される。 (3) 次に、レジスタＲ１２の内容「K30・
RVD1（ｔ−y1）＋RVD1（ｔ）」に係数K29を乗
算するため、まずレジスタＲ１２の内容がラ
ツチ４０４に転送された後、 ADR〔Kn〕；ADR〔K29〕 SL1；SELECT(C) CTL；（Ｙ）＝(A)・（Ｘ） で示される内容のセレクタ制御信号SL１、
演算制御信号CTLと、係数読出し用のアド
レス情報ADR〔Kn〕が制御信号出力レジス
タ３０３から出力される。 これにより、演算回路４０２には係数K30
が演算入力(A)に供給され、またデータ
「K30・RVD1（ｔ−y1）＋RVD1（ｔ）」が演算
入力（Ｘ）に供給される。これにより、演算
回路４０２は （Ｙ）＝(A)・（Ｘ） ＝K29・｛K30・RVD1 （ｔ−y1）＋RVD1（ｔ）｝ で示される演算値（Ｙ）を出力する。この演
算値（Ｙ）は次のステツプにおいてレジスタ
Ｒ１３に記憶される。 (4) 次に、レジスタＲ１３の内容とy1時間前の
データRVD1（ｔ−y1）とを加算し、その加
算値をレジスタＲ１３に再び記憶させるた
め、前述のｄ−(1)のステツプと同様にしてメ
モリMD０からy1時間前のデータRVD1（ｔ−
y1）が読出されてラツチ１０１にラツチされ
る。この後、レジスタＲ１３の内容「K29・
｛K30・RVD1（ｔ−y1）＋RVD1（ｔ）｝」がラツ
チ４０４に転送された後、 SL1；SELECT(B) CHL；（Ｙ）＝(B)＋（Ｘ） で示される内容のセレクタ制御信号SL１、
演算制御信号CTLが制御信号出力レジスタ
３０３から出力される。これにより、演算回
路４０２は （Ｙ）＝(B)＋（Ｘ） ＝RVD1（ｔ−y1） ＋K29・｛K30・RVD1 （ｔ−y1）＋RVD1（ｔ）｝ で示される演算値（Ｙ）を出力する。この演
算値（Ｙ）は次のステツプにおいてレジスタ
Ｒ１３に記憶され、残響音情報RVD2Aとし
て出力される。 (5) 次に、レジスタＲ１２の内容「K30・
RVD1（ｔ−y1）＋RVD1（ｔ）」をy1時間遅れ
たサンプリング時刻（ｔ＋y1）で使用するた
め、レジスタＲ１２の内容がメモリMD０の
現在時刻ｔに対応したアドレスに書込まれ
る。 (6) この後、y1時間間隔よりさらに密な残響音
RVD2B，RVD2Cが同様にして形成される。 なお、第５図（第６図）の実施例ではバン
ドパスフイルタを設けているが、これは必要
に応じて省略するようにしても良い。また、
第１３図の機能ブロツク図に示すように、メ
モリＤ１０の出力データをハイパスフイルタ
HPF、バンドパスフイルタBPF、ローパス
フイルタLPFにより３系列の周波数帯域に
分け、第１残響音形成部２において各周波数
帯域別に異なる残響音を形成するようにして
もよい。これは、制御プログラムの内容を変
更するのみで容易に実現できる。 さらに、上記実施例では遅延回路をデイジ
タルメモリにより構成したが、遅延回路は任
意に構成し得るものであり、BBDやCCDな
どのアナログ遅延素子を利用するようにして
も良い。 以上のようにこの発明による残響音付加装置
は、入力楽音信号をそれぞれ異なる遅延時間遅延
した複数の遅延楽音信号をそれぞれ独立してレベ
ル制御することにより遅延時間およびレベルが不
規則な初期反射音信号を形成するとともに、第２
の遅延回路で遅延させた入力楽音信号と自己の帰
還遅延信号とを所定比率で合成した信号を所定の
遅延時間遅延することにより遅延時間およびレベ
ルが規則的な残響音信号を形成し、これらの信号
を合成したものであり、このような構成により、
初期反射音と残響音を完全に独立して任意に設定
することができ、しかも初期反射音は複数形成す
るので、残響がより自然になり、かつ種々の音場
環境や複雑な残響特性の実現が可能となる。この
ため、コンサートホール等で得られるような自然
性のある残響音を小規模構成で発生させることが
できる。また、遅延回路としてデイジタルメモリ
を用いるようにすれば、残響時間を長くしても
Ｓ／Ｎが低下せず、音質の良い残響音を発生させ
ることができる。この場合にはさらに、残響時間
をデイジタルメモリのアドレス間隔を変えること
により自由に変更できるため、各種の室内条件や
環境条件に応じた残響音の模擬を行うことができ
る利点がある。
プログラムは、情報OF・ADRn，RGn，DLn，
ADR〔Kn〕の如く制御信号出力レジスタ３０３
を介してそのまま出力されるものと、メモリの書
込み制御信号WR１などの如くプログラムデコー
ドメモリ３０２によつてデコードされた後制御信
号出力レジスタ３０３を介して出力されるものと
が有り、後者はオペレーシヨンコードOPCとし
てプログラムメモリ３００からプログラムデコー
ドメモリ３０２に与えられる。なお、第２表の内
容の詳細については全体の動作説明とともに後述
する。 一方、アドレスカウンタ３０５は第１６図に示
すように遅延用のメモリＤ０〜Ｄ１５，MD０〜
MD１５のそれぞれに対応したアドレスカウンタ
AC（Ｄ０）〜AC（Ｄ１５），AC（MD０）〜AC
（MD１５）を備えている。このアドレスカウン
タ３０５における各カウンタAC（Ｄ０）〜AC（Ｄ
１５），AC（MD０）〜AC（MD１５）は、メモ
リ番号情報DLnおよびメモリ種別情報DLkによ
つて選択的に動作状態とされる。情報DLnおよび
DLkによつて動作状態となつたアドレスカウン
タAC（ｎ）（ｎ：Ｄ０〜Ｄ１５，MD０〜MD１
５）のカウント出力情報ADR〔ｎ〕はラツチ３０
６を介してアドレス情報出力回路３０９へ供給さ
れると共に、減算回路３０７へ供給される。この
場合、アドレスカウンタAC（ｎ）の出力情報
ADR〔ｎ〕はメモリＤ０〜Ｄ１５，MD０〜MD
１５のうちメモリＤ０〜Ｄ１５が2048語のアドレ
ス長となつているため、2048語までのアドレス範
囲を指定できるように11ビツトで構成されてい
る。なお、アドレスカウンタ３０５はRAMから
構成される。 減算回路３０７は、ラツチ３０６を介して入力
されたアドレスカウンタAC（ｎ）の出力内容
ADR〔ｎ〕から「１」を減じ、その減算値
「ADR〔ｎ〕−１」を次のサンプリング周期（ｔ＋
１）において使用するためセレクタ３０４のＡ側
入力に帰還する。同時に、最大値検出回路３０８
に供給する。最大値検出回路３０８は第８図の検
出回路MXDに相当するものであり、メモリ番号
情報DLnおよびメモリ種別情報DLkにより指定
されたアドレスカウンタAC（ｎ）の出力情報
ADR〔ｎ〕から〔１〕を減じた情報「ADR〔ｎ〕
−１」が最大値（全ビツトが“１”）に達したこ
とを検出すると、セレクタ３０４に対しＢ側入力
を選択させるセレクタ制御信号SLBを出力する。
セレクタ３０４においては、Ａ側入力に減算回路
３０７の出力情報「ADR〔ｎ〕−１」が入力され、
Ｂ側入力にデイレイレングスデータメモリ２０１
の出力情報DLDm〔ｎ〕が入力され、その出力は
アドレスカウンタ３０５のデータ入力に供給され
て情報DLn，DLkにより指定されるアドレスカ
ウンタAC（ｎ）に対して書込み制御信号WR３に
より書込まれる（プリセツトされる）構成となつ
ている。従つて、情報DLn，DLkにより指定さ
れたアドレスカウンタAC（ｎ）においては、最大
値検出回路３０８からセレクタ制御信号SLBが
発生されていない条件では、１サンプリング周期
毎に現在値ADR〔ｎ〕から「１」を減じた値
「ADR〔ｎ〕−１」が書込まれることになり、その
出力情報ADR〔ｎ〕は時間経過とともに「０」の
方向へ減少する。ところが、値「ADR（ｎ）−１」
が最大値になると、最大値検出回路３０８からセ
レクタ制御信号SLBが発生されるため、アドレ
スカウンタAC（ｎ）にはセレクタ３０４を介して
遅延時間情報DLDm〔ｎ〕が入力され、書込み制
御信号WR３により書込まれる。従つて、アドレ
スカウンタAC（ｎ）の内容は、セレクタ制御信号
SLBの発生により「DLDm〔ｎ〕」になつた後、サ
ンプリング時刻の経過とともに「０」の方向へ順
次変化するものとなる。すなわち、セレクタ３０
４、アドレスカウンタ３０５、ラツチ３０６、減
算回路３０７、最大値検出回路３０８とから成る
部分では、情報DLn、DLkで指定されるアドレ
スカウンタAC（ｎ）において遅延時間情報DLDm
〔ｎ〕に対応する遅延時間に等しい周期で一巡す
るアドレス情報ADR〔ｎ〕が形成される。 このアドレス情報ADR〔ｎ〕はアドレス情報出
力回路３０９へ供給される。 アドレス情報出力回路３０９は、メモリSD０
〜SD１５、メモリＤ０〜Ｄ１５、メモリMD０
〜MD１５に対する情報の読出しおよび書込みの
ためのアドレス情報を出力するものである。この
アドレス情報出力回路３０９は、メモリＤ０から
io時間遅れた情報を読出して初期反射音ECH（ｔ）
を形成する場合には、第１反射音ECH1〜第10反
射音ECH10の各遅延時間ioに対応する11ビツトの
アドレス情報OF・ADRo（制御信号出力レジスタ
３０３から出力される）を下位アドレス情報と
し、その上位にメモリ番号情報DLnおよびメモリ
種別情報DLkを付加し、この１組の情報OF，
ADRn，DLn，DLkをアドレス情報DM・ADR
として出力する。また、現在時刻でサンプリング
した振幅データSPD（ｔ）をメモリＤ０に書込む
場合、メモリＤ０に対応するアドレスカウンタ
AC（Ｄ０）の出力情報ADR〔Ｄ０〕を下位アドレ
ス情報とし、その上位にメモリＤ０を指定する情
報DLn（＝DLo）およびDLk（＝DLD）を付加し、
この１組の情報ADR〔Ｄ０〕，DLn，DLkをアド
レス情報DM・ADRとして出力する。また、メ
モリSD０〜〜SD１５に対して振幅データの書込
みおよび読出しを行う場合、下位アドレス情報の
全ビツトを“０”とし、その上位にメモリSD０
〜SD１５を指定する情報DLn（＝DL0〜DL15）お
よびDLk（＝DLSD）を付加してアドレス情報
DM・ADRとして出力する。また、残響音
RVD1，RVD2を形成する場合には、メモリＤ１
〜Ｄ１５，MD０〜MD１５のそれぞれに対応す
るアドレスカウンタAC（Ｄ１）〜AC（Ｄ１５），
AC（MD０）〜AC（MD１５）の各出力情報ADR
〔Ｄ１〕〜ADR〔Ｄ１５〕，ADR〔MD０〕〜ADR
（MD１５〕を下位アドレス情報とし、その上位
に情報DLnおよびDLkを付加し、これら１組の
情報ADR〔ｎ〕，DLn，DLkをアドレス情報DM，
ADRとして出力する。この場合、情報DLnおよ
びDLkの下位に情報OF，ADRoを付加すべき時
には制御信号出力レジスタ３０３から制御パルス
GP１が出力される。また、情報DLnおよびDLk
の下位に付加する下位アドレス情報の全ビツトを
“０”にすべき時には、制御信号出力レジスタ３
０３から制御パルスGP２が出力される。 なお、アドレス情報出力回路３０９は、情報
DLnおよびDLkを一時記憶するレジスタを内部
に備えている。 次に、演算部４０は、メモリＤ０〜Ｄ１５，
MD０〜MD１５，SD０〜SD１５に記憶させる
データおよび各メモリから読出したデータの振幅
レベル制御を行うもので、係数メモリ４００、セ
レクタ４０１、演算回路４０２、テンポラレジス
タ４０３、ラツチ４０４とを備えている。 係数メモリ４００は、デイレイレングスデータ
メモリと同様、残響特性の異なる８種類の残響音
に対応して８個のメモリブロツクを有し、各メモ
リブロツクには各種類別の残響音を形成するため
に必要な一組の係数Kn（ｎ：１〜32）が予め記憶
されている。そして、パラメータ指定回路２００
からパラメータ指定情報PSLが供給され、かつ係
数Knを指定するアドレス情報ADR〔Kn〕が制御
信号出力レジスタ３０３から供給されると、情報
PSLで指定されるメモリブロツクのうち情報
ADR〔Kn〕で指定されるアドレスから係数Knが
読出され、演算回路４０２の演算入力(A)に供給さ
れる構成になつている。 セレクタ４０１は、Ａ側入力にサンプルホール
ド回路SPHによりサンプリングされた入力楽音
の振幅データSPD（ｔ）が入力され、Ｂ側入力に
記憶部１０からの読出しデータMRDが入力さ
れ、Ｃ側入力にラツチ４０４を介してテンポラリ
レジスタ４０３の出力データRGDがが入力され
ており、これらの入力データSPD（ｔ），MRD，
RGDは制御信号出力レジスタ３０３から出力さ
れるセレクタ制御信号SL１（２ビツト構成）に
よつていずれか１つが選択され、演算回路４０２
の演算入力（Ｘ）に供給されている。 演算回路４０２は、演算入力(A)に係数メモリ４
００から読出された係数Knが入力され、演算入
力(B)にラツチ０４を介してテンポラリレジスタ４
０３の出力データRGDが入力され、演算入力
（Ｘ）にセレクタ４０１の選択出力データSPD
（ｔ），MRD，RGDが入力され、制御信号出力レ
ジスタ３０３から出力される演算制御信号CTL
（３ビツト構成）により、 （Ｙ）＝(A)・（Ｘ）＋(B) ……（７−１） （Ｙ）＝（Ｘ）＋(B) ……（７−２） （Ｙ）＝（Ｘ） ……（７−３） （Ｙ）＝(B) ……（７−４） （Ｙ）＝（０） ……（７−５） の演算を実行し、その演算値（Ｙ）をテンポラリ
レジスタ４０３、記憶部１０、出力レジスタ５０
０に供給する構成になつている。 テンポラリレジスタ４０３は、初期反射音
ECH（ｔ）、残響音RVD1，RVD2の形成過程にお
ける演算回路４０２の演算値（Ｙ）を一時記憶
し、その記憶内容をレジスタ出力データRGDと
してセレクタ４０１のＣ側入力および演算回路４
０２の演算入力(B)に帰還するもので、５ビツト構
成のレジスタ指定情報RGn（ｎ：１〜32）により
指定される32個のレジスタＲ０〜Ｒ３１を有し、
入力データは情報RGnにより指定されたレジス
タＲ０〜Ｒ３１に対し書込み制御信号WR１の制
御によつて書込まれる。 次に、出力レジスタ５００は、演算回路４０２
の演算値（Ｙ）として得られた初期反射音の瞬時
値ECH（ｔ）および初期反射音に続く残響音の瞬
時値RVD（ｔ）を書込み制御信号WR２によつて
取込み、この取込みデータを減衰器５０１を介し
てDA変換器（DAC）５０２に供給する。 なお、セレクタ４０１におけるセレクタ制御信
号SL１および演算回路４０２における演算制御
信号CTLは、制御信号出力レジスタ３０３から
出力されるオペレーシヨンコードOPCに含まれ
るものである。 次に、以上の構成の動作について説明する。 動作説明 ａ 初期反射音の形成動作 初期反射音BCH（ｔ）を形成する場合、 (1) まず、現在時刻ｔでサンプリングした入力
楽音の振幅データSPD（ｔ）をメモリＤ０に
書込むため、 SL1；SELECT(A) CTL；（Ｙ）＝（Ｘ） で示される内容のセレクタ制御信号SL１お
よび演算制御信号CTLがオペレーシヨンコ
ードOPCとして制御信号出力レジスタ３０
３から出力される。これによつて、セレクタ
４０１はサンプリングホールド回路SPHか
ら出力される振幅データSPD（ｔ）を演算回
路４０２の演算入力（Ｘ）に供給する。ま
た、演算回路４０２は、演算入力（Ｘ）に入
力された振幅データSPD（ｔ）を演算値
（Ｙ）として出力する。 (2) 次に、現在のサンプリング時刻（ｔ）に対
応したメモリD0のアドレスを指定した上、
このアドレスに演算回路４０２の出力データ
SPD（ｔ）を書込むため、 DLn；DLo DLk；DLD WR4；“１”（WRITE） L3 ；“１”（LATCH） で示される内容のメモリ種別情報DLk、書
込み制御信号WR４、ラツチ制御信号Ｌ３が
オペレーシヨンコードOPCとして、またメ
モリ番号情報DLnが制御信号出力レジスタ３
０３から出力される。 これによつて、メモリＤ０に対応したアド
レスカウンタAC（Ｄ０）の出力情報ADR〔Ｄ
０〕が現在時刻ｔの振幅データSPD（ｔ）を
書込むための下位アドレス情報としてラツチ
３０６にラツチされる。そして、このラツチ
された下位アドレス情報ADR〔Ｄ０〕は、ア
ドレス情報出力回路３０９においてその上位
にメモリ番号情報DLn（＝DLo）およびメモ
リ種別情報DLk（＝DLD）が付加されてメモ
リＤ０に対する振幅データSPD（ｔ）の書込
みアドレス情報DM・ADRとして出力され
る。これにより、演算回路４０２を介してメ
モリＤ０のデータ入力に与えられている現在
時刻ｔの振幅データSPD（ｔ）は書込み制御
信号WR４によつて現在時刻ｔに対応したア
ドレスに書込まれる。 (3) 次に、各サンプリング時刻毎の初期反射音
の合成値を記憶するレジスタＲ０をクリアす
るため、 RGn；R0 CTL；（Ｙ）＝０ WR1；“１”（WRITE） で示される内容の演算制御信号CTL、書込
み制御信号WR１がオペレーシヨンコード
OPCとして、またレジスタ番号情報RGnが
制御信号出力レジスタ３０３から出力され
る。 これによつて、レジスタＲ０には「０」が
書込まれる。すなわち、レジスタＲ０はクリ
アされる。 (4) 次に、第１反射音ECH1を形成するため、 OF・ADRn；OF・ADR1 DLk；DLD GP1；“１” L2；“１”（LATCH） で示される内容のメモリ種別情報DLk、制
御パルスGP１、ラツチ制御信号Ｌ２がオペ
レーシヨンコードOPCとして、また第１反
射音ECH1の遅延時間i1に対応したアドレス
情報OF・ADRnが制御信号出力レジスタ３
０３から出力される。この場合、アドレス情
報出力回路３０９には前記ステツプ(3)におけ
るメモリ番号情報DLn（＝DLo）が保持され
ている。 これによつて、アドレス情報出力回路３０
９は、遅延時間i1に対応したアドレス情報
OF・ADR1を下位アドレス情報とし、メモ
リ番号情報DLn（＝DLo）、メモリ種別情報
DLk（＝DLD）を上位アドレス情報とし、メ
モリＤ０からi1時間前に書込んだ振幅データ
SPD（ｔ−i1）を読出すためのアドレス情報
DM・ADRとして出力する。これにより、
メモリＤ０からi1時間前の振幅データSPD
（ｔ−i1）が読出され、この読出しデータ
SPD（ｔ−i1）はラツチ制御信号Ｌ２によつ
てラツチ１０１にラツチされる。 (5) 次に、レジスタＲ０の現在値をラツチ４０
４に転送するため、 RGn；R0 L1 ；“１”（LATCH） で示される内容のラツチ制御信号Ｌ１がオペ
レーシヨンコードとして、またレジスタ番号
情報RGnが制御信号出力レジスタ３０３か
ら出力される。これによつて、レジスタＲ０
の現在値はラツチ４０４に転送されて記憶さ
れる。 (6) 次に、i1時間前の振幅データSPD（ｔ−i1）
に振幅レベル制御用の係数K1を乗算し、第
１反射音ECH1に関する瞬時値K1・SPD（ｔ
−i1）を得るため、 ADR〔Kn〕；ADR〔K1〕 SL1；SELECT(B) CTL；(A)・（Ｘ）＋(B)〕（Ｙ） で示されるセレクト制御信号SL１、演算制
御信号CTLがオペレーシヨンコードOPCと
して、また定数読出し用のアドレス情報
ADR〔Kn〕が制御信号出力レジスタ３０３
から出力される。 これによつて、係数メモリ４００から第１
反射音ECH1に関する係数K1が読出されて演
算回路４０２の演算入力(A)に供給される。ま
た、セレクタ４０１は、Ｂ側選択入力にラツ
チ１０１から供給されているi1時間前の振幅
データSPD（ｔ−i1）を選択し、該データ
SPD（ｔ−i1）を演算回路４０２の演算入力
（Ｘ）に供給する。また、演算回路４０２は （Ｙ）＝(A)・（Ｘ）＋(B)＝K1・SPD（ｔ−i1）＋
〔R0〕 で示される演算を行なう。この場合、レジス
タＲ０の内容は前述のステツプ(3)においてク
リアされているため、ここでは第１反射音
ECH1に関する瞬時値K1・SPD（ｔ−i1）が
演算回路４０２の演算値（Ｙ）として得られ
る。 (7) 次に、第１反射音ECH1の瞬時値K1・SPD
（ｔ−i1）をレジスタＲ０に転送して記憶さ
せるため、 RGn＝R0 WR1；“１”（WRITE） で示される内容の書込み制御信号WR１がオ
ペレーシヨンコードORCとして、またレジ
スタ番号情報RGnが制御信号出力レジスタ
３０３から出力される。 これによつて、演算回路４０２の出力デー
タ（Ｙ）＝K1・SPD（ｔ−i1）がレジスタＲ０
に書込まれる。 ここまでのステツプを終了することによ
り、レジスタＲ０には第１反射音ECH1の瞬
時値K1・SPD（ｔ−i1）が得られる。 (8) 次に、第２反射音ECH2〜第10反射音
ECH10に関する瞬時値K2・SPD（ｔ−i2）〜
K10・SPD（ｔ−i10）が前述のステツプ(4)〜
(7)と同様にして形成される。従つて、第10反
射音ECH10に関するステツプ(7)の動作を終了
した段階では、レジスタＲ０には第１反射音
ECH1〜第10反射音ECH10の瞬時値の総和 10 〓n=1 Kn×SPD（ｔ−io）が得られる。 そして、この総和10 〓n=1 Kn・SPD（ｔ−io） は出力レジスタ５００に対して書込み制御信号
WR２によつて書込まれ、減衰器５０１に転送さ
れる。 ｂ フイルタ動作 フイルタ動作を行う場合 (1) まず、メモリＤ１０からｊ時間前の振幅デ
ータSPD（ｔ−ｊ）を読出すため、 DLn；DL10 DLk；DLD L3 ；“１”（LATCH） L2 ；“１”（LATCH） で示される内容のメモリ種別情報DLk、ラ
ツチ制御信号Ｌ３，Ｌ２がオペレーシヨンコ
ードOPCとして、またメモリ番号情報DLn
が制御信号出力レジスタ３０３から出力され
る。 これによつて、メモリＤ１０に対応したア
ドレスカウンタAC（Ｄ１０）の出力情報
ADR〔Ｄ１０〕がｊ時間前の振幅データSPD
（ｔ−ｊ）を読出すための下位アドレス情報
としてラツチ３０６にラツチされる。そし
て、このラツチされた下位アドレス情報
ADR〔Ｄ１０〕は、アドレス情報出力回路３
０９においてその上位にメモリ番号情報DLn
（＝DL10）およびメモリ種別情報DLk（＝
DLD）が付加されてデータメモリ１００のＤ
１０に対して振幅データSPD（ｔ−ｊ）の読
出しアドレス情報DM・ADRとして出力さ
れる。これにより、メモリＤ１０からｊ時間
前の振幅データSPD（ｔ−ｊ）が読出され、
この読出しデータSPD（ｔ−ｊ）はラツチ制
御信号Ｌ２によりラツチ１０１にラツチされ
る。 (2) 次に、現在時刻ｔでサンプリングした振幅
データSPD（ｔ）を振幅データSPD（ｔ−ｊ）
の読出しアドレスと同一アドレスに書込むた
め、 SL1；SELECT(A) CTL；（Ｙ）＝（Ｘ） で示される内容のセレクト制御信号SL１お
よび演算制御信号CTLがオペレーシヨンコ
ードOPCとして制御信号出力レジスタ３０
３から出力される。これによつて、セレクタ
４０１はサンプリングホールド回路SPHか
ら出力される振幅データSPD（ｔ）を演算回
路４０２の演算入力（Ｘ）に供給する。ま
た、演算回路４０２は、演算入力（Ｘ）に入
力された振幅データSPD（ｔ）を演算値
（Ｙ）として出力する。 (3) 次に、振幅データSPD（ｔ）をメモリＤ１
０に書込むため、 DLn；DL10 DLk；DLD WR4；“１”（WRITE） L3 ；“１”（LATCH） で示される内容のメモリ種別情報DLk、書
込み制御信号WR４、ラツチ制御信号Ｌ３が
オペレーシヨンコードOPCとして、またメ
モリ番号情報DLnが制御信号出力レジスタ３
０３から出力される。 これによつて、メモリＤ１０に対応したア
ドレスカウンタAC（Ｄ１０）の出力情報
ADR〔Ｄ１０〕が現在時刻ｔの振幅データ
SPD（ｔ）を書込むための下位アドレス情報
としてラツチ３０６にラツチされる。そし
て、このラツチされた下位アドレス情報
ADR〔Ｄ１０〕は、アドレス情報出力回路３
０９においてその上位にメモリ番号情報DLn
（＝DL10）およびメモリ種別情報DLk（＝
DLD）が付加されてメモリＤ１０に対する振
幅データSPD（ｔ）の書込みアドレス情報
DM・ADRとして出力される。これにより、
演算回路４０２を介してメモリＤ１０のデー
タ入力に与えられている現在時刻ｔの振幅デ
ータSPD（ｔ）は書込み制御信号WR４によ
つて現在時刻ｔに対応したアドレスに書込ま
れる。 (4) 次に、ローパスフイルタLPFにおいて、
レジスタＲ１の内容、係数K11、ｊ時間前の
振幅データSPD（ｔ−ｊ）により、 〔R1〕＋K11・SPD（ｔ−ｊ） を演算し、この演算値をレジスタＲ１に再び
記憶させるため、まず、 RGn；R1 L1；“１”（LATCH） の内容で示されるラツチ制御信号Ｌ１がオペ
レーシヨンコードORCとして、またレジス
タ番号情報RGnが制御信号出力レジスタ３
０３から出力され、レジスタＲ１の内容がラ
ツチ４０４に転送される。 (5) 次に、K11・SPD（ｔ−ｊ）の演算を行う
ため、 ADR〔Kn）；ADR〔K11〕 SL1；SELECT(B) CTL；（Ｙ）＝(A)・（Ｘ）＋(B) で示される内容のセレクタ制御信号SL１、
演算制御信号CTLがオペレーシヨンコード
ORCとして、また定数読出し用のアドレス
情報ADR〔Kn〕が制御信号出力レジスタ３
０３から出力される。 これによつて、係数メモリ４００から係数
K11が読出されて演算回路４０２の演算入力
(A)に供給される。また、セレクタ４０１は先
のｂ−(1)のステツプでラツチ１０１にラツチ
されている振幅データSPD（ｔ−ｊ）を選択
し、演算回路４０２の演算入力（Ｘ）に供給
する。これによつて、演算回路４０２は、 （Ｙ）＝Ａ・（Ｘ）＋(B) ＝K11・SPD（ｔ−ｊ）＋R1 の演算を行う。この場合、レジスタＲ１の内
容は前回のサンプリング時刻（ｔ−１）にお
けるフイルタ処理が終了した段階でクリアさ
れているため、このステツプではK11・SPD
（ｔ−ｊ）が演算値（Ｙ）として得られる。 (6) 次に、この演算値（Ｙ）＝K11・SPD（ｔ−
ｊ）をレジスタＲ１に記載させるため、 RGn；R1 WR1；“１”（WRITE） の内容で示される書込み制御信号WR１がオ
ペレーシヨンコードORCとして、またレジ
スタ番号情報RGnが制御信号出力レジスタ
３０３から出力される。 これによつて、演算回路４０２の出力デー
タK11・SPD（ｔ−ｊ）がレジスタＲ１に記
憶される。 (7) 次に、メモリSD０から（ｊ−１）時間前
の振幅データSPD（ｔ−ｊ−１）を読出すた
め、 DLn；DLo DLk；DLSD GP2；“１” L2 ；“１”（LATCH） で示される内容のメモリ種別情報DLk、ラ
ツチ制御信号Ｌ２、ゲートパルス信号GP２
がオペレーシヨンコードORCとして、また
メモリ番号情報DLnが制御信号出力レジスタ
３０３から出力される。すると、アドレス情
報出力回路３０９は、下位アドレス情報の全
ビツトを“０”にし、その上位にメモリ番号
情報DLn（＝DLo）およびメモリ種別情報
DLk（wDLSD）を付加し、メモリSD０に対す
るアドレス情報DM・ADRとして出力する。
これにより、メモリSD０から（ｊ−１）時
間前の振幅データSPD（ｔ−ｊ−１）が読出
され、ラツチ１０１にラツチされる。 (8) 次に、レジスタＲ１の内容K11・SPD（ｔ
−ｊ）、係数K12、ラツチ１０１にラツチさ
れている振幅データSPD（ｔ−ｊ−１）によ
り K12・SPD（ｔ−ｊ−１）＋〔R1〕 を演算し、この演算値をレジスタＲ１に再び
記憶させるため、まず RGn；R1 L1 ；“１”（LATCH） で示される内容のラツチ制御信号Ｌ１がオペ
レーシヨンコードORCとして、またレジス
タ番号情報RGnが制御信号出力レジスタ３
０３から出力され、レジスタＲ１の内容
K11・SPD（ｔ−ｊ）がラツチ４０４に転送
される。 (9) 次に、K12・SPD（ｔ−ｊ−１）＋〔R1〕の
演算を行うため、 ADR〔Kn〕；ADR〔K12〕 SL1；SELECT(B) CHL；（Ｙ）＝(A)・（Ｘ）＋(B) で示される内容の信号SL１，STLがオペレ
ーシヨンコードOPCとして、またアドレス
情報ADR〔Kn〕が制御信号出力レジスタ３
０３から出力される。 これによつて、係数メモリ４００から係数
K11が読出されて演算回路４０２の演算入力
(A)に供給される。また、セレクタ４０１はラ
ツチ１０１にラツチされている振幅データ
SPD（ｔ−ｊ−１）を選択して演算回路４０
２の演算入力（Ｘ）に供給する。これによつ
て、演算回路４０２は （Ｙ）＝(A)・（Ｘ）＋(B) ＝K12・SPD(t-j-1) ＋K11・SPD(t-j) の演算値（Ｙ）を出力する。そして、この演
算値（Ｙ）は次のステツプでレジスタＲ１お
よびＲ２に記憶される。これにより、レジス
タＲ１およびＲ２の内容は、 〔R1〕＝〔R2〕＝K12・SPD（ｔ−ｊ−１）＋
K11・SPD（ｔ−ｊ）となる。 (10) 次に、レジスタＲ２の内容、係数K13、メ
モリSD０に記憶されている（ｊ−１）時間
前の振幅データSPD（ｔ−ｊ−１）により、
K13・SPD（ｔ−ｊ−１）＋〔R2〕の演算を行
うため、まず、前述のｂ−(7)のステツプと同
様にして振幅データSPD（ｔ−ｊ−１）がメ
モリSD０から読出され、ラツチ１０１にラ
ツチされる。 (11) 次に、レジスタＲ２の内容をラツチ４０４
に転送するため、前述のｂ−(8)のステツプと
同様にしてレジスタＲ２の内容K12・SPD
（ｔ−ｊ−１）＋K11・SPD（ｔ−ｊ）がラツ
チ４０４へ転送される。 (12) 次に、係数K13を読出してK13・SPD（ｔ−
ｊ−１）＋〔R2〕の演算を行うため、 ADR〔Kn〕；ADR〔K13〕 SL1；SELECT(B) CTL；（Ｙ）＝(A)・（Ｘ）＋(B) で示される内容の信号SL１，CTLがオペレ
ーシヨンコードORCとして、またアドレス
情報ADR〔Kn〕が制御信号出力レジスタ３
０３から出力される。 これによつて、係数メモリ４００から係数
K11が読出されて演算回路４０２の演算入力
(A)に供給される。また、セレクタ４０１はラ
ツチ１０１にラツチされている振幅データ
SPD（ｔ−ｊ−１）を選択して演算回路４０
２の演算入力（Ｘ）に供給する。 これにより、演算回路４０２は （Ｙ）＝(A)・（Ｘ）＋(B) ＝K13・SPD（ｔ−ｊ−１） ＋K12・SPD(t-j-1) ＋K11・SPD(t-j) の演算値（Ｙ）を出力する。そして、この演
算値（Ｙ）は次のステツプでレジスタＲ２に
記憶され、このレジスタＲ２を介してハイパ
スフイルタHPFに供給される。 (13) ローパスフイルタLPFにおける最終ステ
ツプでは、レジスタＲ１の内容をメモリSD
０に書込み、次のサンプリング時刻（ｔ＋
１）で使用するため、まずレジスタＲ１の内
容「K12・SPD（ｔ−ｊ−１）＋K11・SPD（ｔ
−ｊ）」が前述のｂ−(8)のステツプと同様に
してラツチ４０４に転送された後、演算回路
４０２に（Ｙ）＝(B)の演算を行なわせ、その
演算値「（Ｙ）＝K12・SPD（ｔ−ｊ−１）＋
K11・SPD（ｔ−ｊ」がメモリSD０に書込ま
れる。この書込み動作は、 DLn；DLo DLk；DLSD GP2；“１” WR4；“１”（WRITE） で示される内容のオペレーシヨンコード
ORCとメモリ番号情報DLn制御信号出力レ
ジスタ３０３から出力されることによつて行
なわれる。 ローパスフイルタLPFの動作が終了する
と次にハイパスフイルタHPFの動作が行な
われるが、このハイパスフイルタHPFの動
作については説明を省略する。 次に、遅延時間間隔の粗い残響音RVD1の
形成動作について説明する。 ｃ 残響音RVD1の形成動作 残響音RVD1を形成する場合、 (1) まず、ハイパスフイルタHPFのレジスタ
Ｒ４の記憶データSPD（ｔ−ｊ）に係数K17
を乗算し、その乗算値K17・SPD（ｔ−ｊ）
をレジスタＲ５に記憶させるため、 RGn；R4 L1 ；“１”（LATCH） で示される内容のラツチ制御信号Ｌ１および
レジスタ番号情報RGnが制御信号出力レジ
スタ３０３から出力され、レジスタＲ４の内
容SPD（ｔ−ｊ）がラツチ４０４に転送され
る。 (2) 次に、K17・SPD（ｔ−ｊ）を演算するた
め、 ADR〔Kn〕；ADR〔K17〕 SL1；SELECT(C) CTL；（Ｙ）＝(A)・（Ｘ） で示される内容のセレクタ制御信号SL１、
演算制御信号CTL、係数読出し用のアドレ
ス情報ADR〔Kn〕が制御信号出力レジスタ
３０３から出力される。 これにより、係数メモリ４００から係数
K17が読出されて演算回路４０２の演算入力
(A)に供給される。また、セレクタ４０１はラ
ツチ４０４にラツチされているデータSPD
（ｔ−ｊ）を選択して演算回路４０２の演算
入力（Ｘ）に供給する。 これにより、演算回路４０２は （Ｙ）＝(A)・（Ｘ）＝K17・SPD（ｔ−ｊ） の演算値（Ｙ）を出力する。この演算値
（Ｙ）は次のステツプでレジスタＲ５に記憶
される。 (3) 次に、メモリＤ１からx1時間前の振幅デー
タSPD（ｔ−x1）を読出し、このデータSPD
（ｔ−x1）とレジスタＲ１１の現在値とを加
算し、その加算値を再びレジスタＲ１１に記
憶させるため、まず、 DLn；DL1 DLk；DLD L3 ；“１”（LATCH） L2 ；“１”（LATCH） で示される内容のラツチ制御信号Ｌ３，Ｌ２
と、メモリ番号情報DLnおよびメモリ種別情
報DLkが制御信号出力レジスタ３０３から
出力される。 これにより、メモリＤ１に対応したアドレ
スカウンタAC（Ｄ１）の出力情報ADR〔Ｄ
１〕が振幅データSPD（ｔ−x1）を読出すた
めの下位アドレス情報としてラツチ３０６に
ラツチされる。そして、この下位アドレス情
報ADR〔Ｄ１〕はアドレス情報出力回路３０
９においてその上位にメモリ番号情報DLnお
よびメモリ種別情報DLkが付加されて、デ
ータメモリ１００に対してメモリＤ１のアド
レス情報DM・ADRとして出力される。こ
れにより、メモリＤ１からx1時間前の振幅デ
ータSPD（ｔ−x1）が読出され、ラツチ１０
１にラツチされる。 (4) 次に、この読出しデータSPD（ｔ−x1）と
レジスタＲ１１の現在値とを加算するため、
レジスタＲ１１の内容がラツチ４０４に転送
された後、 SL1；SELECT(B) CTL；（Ｙ）＝（Ｙ）＋(B) で示される内容のセレクタ制御信号SL１お
よび演算制御信号CTLが制御信号出力レジ
スタ３０３から出力される。 すると、セレクタ４０１はラツチ１０１に
ラツチされている振幅データSPD（ｔ−x1）
を選択して演算回路４０２の演算入力（Ｘ）
に供給する。これにより、演算回路４０２は （Ｙ）＝（Ｘ）＋(B)＝〔R11〕＋SPD（ｔ−x1） で示される演算値（Ｙ）を出力する。この場
合、レジスタＲ１１の内容は前回のサンプリ
ング時刻（ｔ−１）における動作を終了した
段階でクリアされている。このため、このス
テツプ(4)における演算値（Ｙ）はSPD（ｔ−
x1）となる。この後、演算値（Ｙ）はレジス
タＲ１１に転送されて記憶される。 (5) 次に、メモリＤ１から振幅データSPD（ｔ
−x1）を読出し、これに係数K18を乗算し、
さらにその乗算値K18・SPD（ｔ−x1）とレ
ジスタＲ５の内容「K17・SPD（ｔ−ｊ）」と
の加算値をレジスタＲ６に再び記憶させるた
め、まず前述のｃ−(1)のステツプと同様にし
てレジスタＲ５の内容「K17・SPD（ｔ−
ｊ）」がラツチ４０４に転送される。 (6) 次に、ラツチ１０１にラツチされている振
幅データSPD（ｔ−x1）、ラツチ４０４にラ
ツチされているデータ「K17・SPD（ｔ−
ｊ）」、係数K18とにより、 （Ｙ）＝K18・SPD（ｔ−x1）＋K17・SPD（ｔ
−ｊ） の演算を行うため、 ADR〔Kn〕；ADR〔K18〕 SL1；SELECT(B) CTL；（Ｙ）＝(A)・（Ｘ）＋(B) で示される内容のセレクタ制御信号SL１、
演算制御信号CTL、係数読出し用のアドレ
ス情報ADR〔Kn〕が制御信号出力レジスタ
３０３から出力される。 これにより、係数メモリ４００から係数
K18が読出されて演算回路４０２の演算入力
(A)に供給される。また、セレクタ４０１はラ
ツチ１０１にラツチされている振幅データ
SPD（ｔ−x1）を選択して演算回路４０２の
演算入力（Ｘ）に供給する。 これにより、演算回路４０２は （Ｙ）＝(A)・（Ｘ）＋(B) ＝K18・SPD（ｔ−x1） ＋K17・SPD（ｔ−ｊ） を出力する。そして、この演算値（Ｙ）は次
のステツプでレジスタＲ６を介してメモリＤ
１の現在時刻ｔに対応したアドレスに書込ま
れる。この後、レジスタＲ６はメモリＤ２の
系統の処理を行うためクリアされる。 (7) 次に、メモリＤ２〜Ｄ９の各系統に関する
処理が前述のｃ−(3)〜ｃ−(6)のステツプと同
様にして行なわれる。そして、メモリＤ１〜
Ｄ９の各系統の処理を終了すると、レジスタ
Ｒ１１には RVD1（ｔ）＝9 〓n=1 SPD（ｔ−x1） で表わされる残響音RVD1に関する情報が得られ
る。 次に、遅延時間間隔の密な残響音RVD2の形成
動作について説明する。 ｄ 残響音RVD2の形成動作 残響音RVD2を形成する場合、 (1) まず、メモリMD０からy1時間前の振幅デ
ータRVD1（ｔ−y1）を読出すため、 DLn＝DLo DLk；DLMD L3 ；“１”（LATCH） L2 ；“１”（LATCH） で示される内容のラツチ制御信号Ｌ３，Ｌ１
と、メモリ番号情報DLnおよびメモリ種別情
報DLkが制御信号出力レジスタ３０３から
出力される。これにより、アドレス情報出力
回路３０９において前述のｃ−(3)のステツプ
と同様にしてメモリMD０に対するアドレス
情報DM・ADRが形成され、メモリMD０か
らy1時間前の振幅データRVD1（ｔ−y1）が
読出される。そして、このデータRVD1（ｔ
−y1）はラツチ１０１にラツチされる。 (2) 次に、ラツチ１０１にラツチされた振幅デ
ータRVD1（ｔ−y1）、レジスタＲ１１の出力
データRVD1（ｔ）、係数K30により、 K30・RVD1（ｔ−y1）＋RVD1（ｔ） を演算し、その演算値をレジスタＲ１２に記
憶させるため、まず、レジスタＲ１１の出力
データRVD1（ｔ）がラツチ４０４に転送さ
れた後、 ADR〔Kn〕；ADR〔K30〕 SL1；SELECT(B) CTL；（Ｙ）＝(A)・（Ｘ）＋(B) で示される内容のセレクト制御信号SL１、
演算制御信号CTLおよび係数読出し用のア
ドレス情報ADR〔Kn〕が制御信号出力レジ
スタ３０３から出力される。 これにより、演算回路４０２には前述のｃ
−(6)のステツプと同様にして係数K30が演算
入力(A)に供給され、またデータRVD1（ｔ−
y1）が演算入力（Ｘ）に供給される。これに
より、演算回路４０２は （Ｙ）＝(A)・（Ｘ）＋(B) ＝K30・RVD1(t-y1)＋RVD1(t) の演算値（Ｙ）を出力する。そして、この演
算値（Ｙ）は次のステツプにおいてレジスタ
Ｒ１２に記憶される。 (3) 次に、レジスタＲ１２の内容「K30・
RVD1（ｔ−y1）＋RVD1（ｔ）」に係数K29を乗
算するため、まずレジスタＲ１２の内容がラ
ツチ４０４に転送された後、 ADR〔Kn〕；ADR〔K29〕 SL1；SELECT(C) CTL；（Ｙ）＝(A)・（Ｘ） で示される内容のセレクタ制御信号SL１、
演算制御信号CTLと、係数読出し用のアド
レス情報ADR〔Kn〕が制御信号出力レジス
タ３０３から出力される。 これにより、演算回路４０２には係数K30
が演算入力(A)に供給され、またデータ
「K30・RVD1（ｔ−y1）＋RVD1（ｔ）」が演算
入力（Ｘ）に供給される。これにより、演算
回路４０２は （Ｙ）＝(A)・（Ｘ） ＝K29・｛K30・RVD1 （ｔ−y1）＋RVD1（ｔ）｝ で示される演算値（Ｙ）を出力する。この演
算値（Ｙ）は次のステツプにおいてレジスタ
Ｒ１３に記憶される。 (4) 次に、レジスタＲ１３の内容とy1時間前の
データRVD1（ｔ−y1）とを加算し、その加
算値をレジスタＲ１３に再び記憶させるた
め、前述のｄ−(1)のステツプと同様にしてメ
モリMD０からy1時間前のデータRVD1（ｔ−
y1）が読出されてラツチ１０１にラツチされ
る。この後、レジスタＲ１３の内容「K29・
｛K30・RVD1（ｔ−y1）＋RVD1（ｔ）｝」がラツ
チ４０４に転送された後、 SL1；SELECT(B) CHL；（Ｙ）＝(B)＋（Ｘ） で示される内容のセレクタ制御信号SL１、
演算制御信号CTLが制御信号出力レジスタ
３０３から出力される。これにより、演算回
路４０２は （Ｙ）＝(B)＋（Ｘ） ＝RVD1（ｔ−y1） ＋K29・｛K30・RVD1 （ｔ−y1）＋RVD1（ｔ）｝ で示される演算値（Ｙ）を出力する。この演
算値（Ｙ）は次のステツプにおいてレジスタ
Ｒ１３に記憶され、残響音情報RVD2Aとし
て出力される。 (5) 次に、レジスタＲ１２の内容「K30・
RVD1（ｔ−y1）＋RVD1（ｔ）」をy1時間遅れ
たサンプリング時刻（ｔ＋y1）で使用するた
め、レジスタＲ１２の内容がメモリMD０の
現在時刻ｔに対応したアドレスに書込まれ
る。 (6) この後、y1時間間隔よりさらに密な残響音
RVD2B，RVD2Cが同様にして形成される。 なお、第５図（第６図）の実施例ではバン
ドパスフイルタを設けているが、これは必要
に応じて省略するようにしても良い。また、
第１３図の機能ブロツク図に示すように、メ
モリＤ１０の出力データをハイパスフイルタ
HPF、バンドパスフイルタBPF、ローパス
フイルタLPFにより３系列の周波数帯域に
分け、第１残響音形成部２において各周波数
帯域別に異なる残響音を形成するようにして
もよい。これは、制御プログラムの内容を変
更するのみで容易に実現できる。 さらに、上記実施例では遅延回路をデイジ
タルメモリにより構成したが、遅延回路は任
意に構成し得るものであり、BBDやCCDな
どのアナログ遅延素子を利用するようにして
も良い。 以上のようにこの発明による残響音付加装置
は、入力楽音信号をそれぞれ異なる遅延時間遅延
した複数の遅延楽音信号をそれぞれ独立してレベ
ル制御することにより遅延時間およびレベルが不
規則な初期反射音信号を形成するとともに、第２
の遅延回路で遅延させた入力楽音信号と自己の帰
還遅延信号とを所定比率で合成した信号を所定の
遅延時間遅延することにより遅延時間およびレベ
ルが規則的な残響音信号を形成し、これらの信号
を合成したものであり、このような構成により、
初期反射音と残響音を完全に独立して任意に設定
することができ、しかも初期反射音は複数形成す
るので、残響がより自然になり、かつ種々の音場
環境や複雑な残響特性の実現が可能となる。この
ため、コンサートホール等で得られるような自然
性のある残響音を小規模構成で発生させることが
できる。また、遅延回路としてデイジタルメモリ
を用いるようにすれば、残響時間を長くしても
Ｓ／Ｎが低下せず、音質の良い残響音を発生させ
ることができる。この場合にはさらに、残響時間
をデイジタルメモリのアドレス間隔を変えること
により自由に変更できるため、各種の室内条件や
環境条件に応じた残響音の模擬を行うことができ
る利点がある。
第１図は従来における残響音付加装置の代表的
な回路構成を示す図、第２図はそのインパルス応
答特性図、第３図はコンサートホール等における
残響音のインパルス応答特性図、第４図は従来に
おける残響音付加装置の他の例を示す回路構成
図、第５図はこの発明による残響音付加装置の一
実施例を示すブロツク図、第６図は第５図の実施
例を機能的に表わした機能ブロツク図、第７図お
よび第８図は遅延回路の基本的構成を示すブロツ
ク図、第９図は第７図の遅延回路の動作を説明す
るためのタイムチヤート、第１０図は第５図の実
施例において発生される初期反射音の特性図、第
１１図は櫛型フイルタ構成の遅延回路の周波数特
性を示す図、第１２図および第１３図は第５図の
実施例において発生される残響音の特性図、第１
４図は第５図の実施例におけるデータメモリの構
造を示す図、第１５図は第５図の実施例における
デイレイレングスデータメモリの構造を示す図、
第１６図は第５図の実施例におけるアドレスカウ
ンタの構造を示す図、第１７図はこの発明による
残響音付加装置の他の実施例を示す機能ブロツク
図である。 １……初期反射音形成部、２……第１残響音形
成部、３……第２残響音形成部、BPF……バン
ドパスフイタ、１０……記憶部、２０……時間情
報発生部、３０……アドレス情報発生部、４０…
…演算部。
な回路構成を示す図、第２図はそのインパルス応
答特性図、第３図はコンサートホール等における
残響音のインパルス応答特性図、第４図は従来に
おける残響音付加装置の他の例を示す回路構成
図、第５図はこの発明による残響音付加装置の一
実施例を示すブロツク図、第６図は第５図の実施
例を機能的に表わした機能ブロツク図、第７図お
よび第８図は遅延回路の基本的構成を示すブロツ
ク図、第９図は第７図の遅延回路の動作を説明す
るためのタイムチヤート、第１０図は第５図の実
施例において発生される初期反射音の特性図、第
１１図は櫛型フイルタ構成の遅延回路の周波数特
性を示す図、第１２図および第１３図は第５図の
実施例において発生される残響音の特性図、第１
４図は第５図の実施例におけるデータメモリの構
造を示す図、第１５図は第５図の実施例における
デイレイレングスデータメモリの構造を示す図、
第１６図は第５図の実施例におけるアドレスカウ
ンタの構造を示す図、第１７図はこの発明による
残響音付加装置の他の実施例を示す機能ブロツク
図である。 １……初期反射音形成部、２……第１残響音形
成部、３……第２残響音形成部、BPF……バン
ドパスフイタ、１０……記憶部、２０……時間情
報発生部、３０……アドレス情報発生部、４０…
…演算部。
Claims (1)
- 【特許請求の範囲】 １ 入力楽音信号をそれぞれ異なる遅延時間遅延
した複数の遅延楽音信号を出力する第１の遅延回
路と、 上記複数の遅延楽音信号のレベルをそれぞれ独
立して制御して出力するレベル制御回路と、 入力楽音信号を上記第１の遅延回路から出力さ
れる複数の遅延楽音信号より長く遅延して出力す
る第２の遅延回路と、 自己の遅延信号出力を入力側に帰還する帰還ル
ープを有し、上記第２の遅延回路の出力信号と自
己の遅延信号出力とを所定比率で合成した信号を
所定の遅延時間遅延して出力する第３の遅延回路
と、 上記レベル制御回路の出力信号と上記第３の遅
延回路の出力信号とを合成し、その合成信号を入
力楽音信号の残響音信号として出力する合成回路
とを具備してなる残響音付加装置。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56120400A JPS5821299A (ja) | 1981-07-30 | 1981-07-30 | 残響音付加装置 |
| US06/654,387 US4570523A (en) | 1981-07-30 | 1984-09-25 | Reverberation tone generating apparatus |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56120400A JPS5821299A (ja) | 1981-07-30 | 1981-07-30 | 残響音付加装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5821299A JPS5821299A (ja) | 1983-02-08 |
| JPH0157800B2 true JPH0157800B2 (ja) | 1989-12-07 |
Family
ID=14785269
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP56120400A Granted JPS5821299A (ja) | 1981-07-30 | 1981-07-30 | 残響音付加装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5821299A (ja) |
Families Citing this family (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS60169954A (ja) * | 1984-02-15 | 1985-09-03 | Fuji Electric Co Ltd | メモリアクセス方式 |
| JPS6199198U (ja) * | 1984-11-30 | 1986-06-25 | ||
| JPS6444439U (ja) * | 1987-09-14 | 1989-03-16 | ||
| JPH0324599A (ja) * | 1989-06-21 | 1991-02-01 | Pioneer Electron Corp | オーディオ信号データ処理装置 |
| KR100682444B1 (ko) | 2003-10-29 | 2007-02-15 | 야마하 가부시키가이샤 | 오디오 신호 프로세서 |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4172035A (en) * | 1978-07-10 | 1979-10-23 | Amsted Industries Incorporated | Conveyor belt attachment means |
| JPS55157796A (en) * | 1979-05-28 | 1980-12-08 | Sony Corp | Reverberation adding unit |
-
1981
- 1981-07-30 JP JP56120400A patent/JPS5821299A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5821299A (ja) | 1983-02-08 |
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