JPH0117595B2 - - Google Patents
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- JPH0117595B2 JPH0117595B2 JP56137298A JP13729881A JPH0117595B2 JP H0117595 B2 JPH0117595 B2 JP H0117595B2 JP 56137298 A JP56137298 A JP 56137298A JP 13729881 A JP13729881 A JP 13729881A JP H0117595 B2 JPH0117595 B2 JP H0117595B2
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Description
この発明は電子楽器に関し、特に音色等の楽音
特性が異なる複数系列の楽音のうち所望の系列の
楽音に対し選択的に残響音を付加して発音するよ
うにした電子楽器に関するものである。 従来、電子楽器においては上鍵盤、下鍵盤、ペ
ダル鍵盤、ソロ鍵盤などの複数の鍵盤が設けら
れ、各鍵盤に対応して音色や音域等の楽音特性が
異なる複数系列の演奏音を発音できるように構成
されたものである。 ところで、このような電子楽器において各鍵盤
（各系列）の演奏音に残響音を付加する場合、各
鍵盤の音色選択の態様によつては残響音を付加す
るのに適した音色と適さない音色が同時に選択さ
れることがある。例えば、上鍵盤あるいはソロ鍵
盤においてビブラフオンの音色が選択され、一方
下鍵盤においてオルガンの音色が選択された場
合、ビブラフオンの音色は振幅エンベロープ自体
が長く、しかも振幅変調されているため残響音を
付加する必要はなく、一方オルガンの音色は教会
内の演奏音の如く長く深い残響音を付加すると非
常に優れた効果が得られるものである。また、演
奏状況によつてはある音色を前面に押し出すよう
な効果を実現するため、その音色の鍵盤の演奏音
のみ残響音を付加せずに発音させたい場合があ
る。 このように複数の楽音系列を有する電子楽器に
おいて各系列の演奏音に残響音を付加する場合、
鍵盤の選択音色や演奏状況に応じて残響音を付加
すべき系列を自由に選択し得るようにした構成が
要求されている。 この発明は上記のような要求に鑑みなされたも
ので、その目的は複数系列の楽音のうち残響音を
付加すべき系列を任意に選択できるようにした電
子楽器を提供することにある。 ところで、残響音を電子回路によつて付加する
に際し、BBD（Bucket Brigade Device）や
CCD（Charge Coupled Device）などのアナログ
遅延素子を使用したものがある。しかし、このよ
うなアナログ遅延素子を使用した装置では、残響
時間を長くするほど、すなわちアナログ遅延素子
の直列接続段数を増加するほど出力信号レベルが
低下してＳ／Ｎ比の低下が顕著になり、自然な残
響音を得ることができないとう欠点があつた。ま
た、残響時間をはじめとする残響特性を一度設定
してしまうと、その後簡単に変更することができ
ないという欠点があつた。 そこで、この発明においては、残響時間を長く
してもＳ／Ｎが低下せず、また残響時間を簡単に
変更できるようにするため、 音色等の楽音特性が異なる複数系列のデイジタ
ル楽音信号を発生する楽音信号発生手段と、 入力されるデイジタル楽音信号に残響音を付加
して出力するデイジタル型の残響音付加手段と、 上記複数系列のデイジタル楽音信号のうち所望
の系列のデイジタル楽音信号を上記残響音付加手
段に選択的に供給する選択手段と、 を備え、 上記残響音付加手段は、 残響音の残響特性を複数の中から選択的に指示
する残響音指示手段と、 該残響音指示手段において指示可能な残響特性
のそれぞれに対応した残響音を形成するための制
御プログラムを複数記憶しており、上記残響特性
指示手段で指示された残響特性に対応する制御プ
ログラムを出力する制御プログラムメモリと、 演算手段４０および複数のアドレスを有するデ
ータメモリ１９０を含む残響音形成手段と、 上記残響特性指示手段において指示された残響
特性に対応する、遅延時間に関するパラメータお
よび演算係数に関するパラメータを上記制御プロ
グラムメモリ３００の出力に従つて発生するパラ
メータ発生手段２０と、 上記制御プログラムメモリ３００の出力および
上記遅延時間に関するパラメータに基づき上記デ
ータメモリ１９０に対する書き込み、読み出し、
アドレス指定のためのメモリ制御信号を出力する
とともに、上記制御プログラムメモリ３００の出
力に基づき上記演算手段４０に対する演算制御信
号を出力する制御手段３０３とから構成され、 上記残響音形成手段では、上記メモリ制御信号
に従つて上記データメモリ１９０から読み出され
た信号と、上記演算係数と、デイジタル楽音信号
とで所定の演算を行うことにより上記デイジタル
楽音信号に対して上記残響特性指示手段において
指示された残響特性を付加して出力するようにし
たものである。 以下、図面を用いてこの発明を詳細に説明す
る。 第１図はこの発明による電子楽器の一実施例を
示すブロツク図であつて、上鍵盤１、下鍵盤２、
ペダル鍵盤３、押鍵検出回路４、発音割当て回路
５、楽音信号発生回路６、音色設定回路７、楽音
データアキユムレータ８、楽音データ選択回路
９、残響音付加鍵盤選択回路１０、残響音付加装
置１１、DA変換器１２および１３、サウンドシ
ステム１４および１５とから構成されている。 上鍵盤１、下鍵盤２、ペダル鍵盤３は、それぞ
れ複数の鍵およびこの各鍵が押圧されることによ
り動作する複数のキースイツチを有しており、各
キースイツチの動作は押鍵検出回路４によつて検
出される。 押鍵検出回路４は、上鍵盤１、下鍵盤２、ペダ
ル鍵盤３における各キースイツチの動作を検出
し、押下鍵を表わすキーコードKCを生成して出
力する。この場合、キーコードKCは鍵盤の種類
を表わす鍵盤コードKBCと、鍵の音域を表わす
オクターブコードOCおよび音色を表わすノート
コードNCとから構成され、このキーコードKC
は発音割当て回路５に供給される。 発音割当て回路５は、楽音信号発生回路６にお
ける複数の時分割発音チヤンネルのいずれかに対
し、押鍵検出回路４から供給されるキーコード
KCが示す押下鍵に対応する楽音の発音を割当て、
この割当てた時分割発音チヤンネルに対応するチ
ヤンネルタイミングで押下鍵のキーコードKCを
時分割出力する。なお、ここでは時分割発音チヤ
ンネルは12チヤンネル設けられているものとす
る。この場合、発音割当て回路５はキーコード
KCの時分割出力タイミングに同期して各発音チ
ヤンネルに割当てられた楽音の発音制御を行うキ
ーオン信号KONを出力して楽音信号発生回路６
に供給する。 楽音信号発生回路６は、上述したように例えば
１２の時分割発音チヤンネルを有し、発音割当て
回路５から各チヤンネルタイミングに同期して押
下鍵のキーコードKCが供給されると、このキー
コードKCと音色設定回路７によつて設定された
音色情報TSDとに基づき該コードKC（オクター
ブコードOCおよびノートコードNC）に対応した
音高でかつ情報TSDに対応した音色の楽音デー
タGD（デイジタル楽音信号）を各発音チヤンネ
ル毎に形成し、時分割出力する。この楽音信号発
生回路６は、波形メモリ読出し方式、高調波合成
方式、周波数変調方式および振幅変調方式等の楽
音信号形成方式を利用して楽音データGDを発生
する。なお、各発音チヤンネルの楽音データGD
には、自己のチヤンネルのキーオン信号KONに
よつてアタツクからデイケイに至る振幅エンベロ
ープが付与される。この場合、音色設定回路７で
は上鍵盤１、下鍵盤２、ペダル鍵盤３の各鍵盤毎
に音色設定を行ない得るようになつており、各鍵
盤に対応して音色情報TSDを出力する。そして、
楽音信号発生回路６における各発音チヤンネルに
おいては、自己のチヤンネルの鍵盤コードKBC
が示す鍵盤に関する音色情報TSDに対応した音
色の楽音データGDを形成する。これにより、各
鍵盤毎に異なる音色の複数系列の楽音データGD
が形成される。 このようにして、楽音信号発生回路６は、各発
音チヤンネルに割当てられた押下鍵に関する楽音
データGDを時分割で形成して出力し楽音データ
アキユムレータ８に供給する。 楽音データアキユムレータ８は、楽音信号発生
回路６の各発音チヤンネルで形成された楽音デー
タGDを全チヤンネル分合成して全ての鍵盤の押
下鍵に対応する楽音の合成楽音データΣGDとし
て出力する。また、各鍵盤毎に当該鍵盤の押下鍵
に関する楽音データを合成し鍵盤別楽音データ
ΣGDU、ΣGDL、ΣGDPとして出力する。この場
合、各発音チヤンネルにおいて形成された楽音デ
ータGDの鍵盤別の振分けは、発音割当て回路５
から供給される鍵盤コードKBCによつて行なわ
れる。なお、ΣGDU、ΣGDLおよびΣGDPは、上鍵
盤楽音データ、下鍵盤楽音データおよびペダル鍵
盤楽音データをそれぞれ表わすものである。 この楽音データアキユムレータ８で合成された
全ての鍵盤の押下鍵に関する合成楽音データ
ΣGDは、DA変換器１３においてアナログの楽音
信号に変換されてサウンドシステム１５から楽音
として発音される。 一方、鍵盤別の楽音データΣGDU、ΣGDL、
ΣGDPは楽音データ選択回路９に供給され、ここ
において残響音付加鍵盤選択回路１０からの鍵盤
選択情報KBSに従つて選択されてデイジタル型
の残響音付加装置１１に供給される。 すると、残響音付加装置１１は、楽音データ選
択回路９から選択供給される楽音データΣGDU、
ΣGDL、ΣGDPに対し所望の残響特性の残響音を
付加してDA変換器１２に供給する。これによつ
て、残響音の付加された楽音データ（ΣGDU、
ΣGDL、ΣGDPのいずれか）はDA変換器１２にお
いてアナログ信号に変換された後、サウンドシス
テム１４から残響音の付加された楽音として発音
される。 第２図は楽音データアキユムレータ８の具体的
構成の一例を示す回路図であつて、合成楽音デー
タΣGDは加算器８Ａ、レジスタ（遅延フリツプ
フロツプ）８Ｂ、ラツチ８Ｃおよびアンドゲート
８Ｄから成る回路によつて形成される。 すなわち、各発音チヤンネルで形成された楽音
データGDは加算器８Ａの加算入力Ａに供給され
る。加算器８Ａは、第１の発音チヤンネル〜第12
の発音チヤンネルの楽音データGDをレジスタ８
Ｂとの協働により順次累算するもので、加算入力
Ｂにはタイミング信号1が“１”の時のみレジ
スタ８Ｂの出力値がアンドゲート８Ｄを介して供
給される。タイミング信号1は、第３図のタイ
ムチヤートに示すように、クロツクパルスφAに
よつて規定される12の各チヤンネルタイミングの
うち第１の発音チヤンネルに対応するチヤンネル
タイミングで“１”となるタイミング信号T1（第
３図ｄ）を反転した信号（第３図ｅ）であり、ア
ンドゲート８Ｄにはこのタイミング信号1がゲ
ート制御信号として供給されている。従つて、加
算器８Ａの加算入力Ｂには第１の発音チヤンネル
に対応するチヤンネルタイミングを除く他のチヤ
ンネルタイミングにおいてレジスタ８Ｂの出力値
が連続して入力される。従つて、加算器８Ａは、
第１の発音チヤンネルの楽音データGDについて
はそのまま出力してレジスタ８Ｄに供給する。す
ると、レジスタ８Ｂは第１の発音チヤンネルの楽
音データGDを第３図ａに示すクロツクパルスφA
の発生タイミングで取込み、第３図ｂに示すクロ
ツクパルスφBの発生タイミングで出力する。す
なわち、レジスタ８Ｂは入力データを１チヤンネ
ルタイミングに相当する時間遅延して出力する。
そして、第２の発音チヤンネルに対応するチヤン
ネルタイミングになつてタイミング信号1が
“１”になると、アンドゲート８Ｄが開状態にな
るため、レジスタ８Ｂに保持されている第１の発
音チヤンネルの楽音データGDはこのアンドゲー
ト８Ｄを介して加算器８Ａの加算入力Ｂに入力さ
れる。この時、加算器８Ａの加算入力Ａには第２
の発音チヤンネルの楽音データGDが入力される
ため、加算器８Ａは第１および第２の発音チヤン
ネルの楽音データの加算値を出力する。この加算
値はレジスタ８Ｂに保持される。このような動作
が第12の発音チヤンネルに対応するチヤンネルタ
イミングまで繰り返し行なわれることにより、第
12のチヤンネルタイミングが終了した時点におい
ては12の発音チヤンネルの楽音データGDの総加
算値ΣGDが得られる。この総加算値ΣGDは、タ
イミング信号T1の立上りタイミングでラツチ８
Ｃに取込まれ、このラツチ８Ｃにチヤンネルタイ
ミングが一巡する間（次に信号T1が立上るまで）
保持され、該ラツチ８Ｃの出力から合成楽音デー
タΣGDとして出力される。第３図ｆに時刻ｔお
よびｔ＋１の合成楽音データΣGD（ｔ）、ΣGD（ｔ
＋１）を示している。 一方、鍵盤部別の楽音データΣGDU、ΣGDL、
ΣGDPも同様な回路で形成される。但し、ここで
は新たな楽音データとすでに累算された楽音デー
タとの加算を行う加算器８Ｅを、鍵盤別の累算回
路系列で共用しているため、加算器８Ｅの加算入
力Ｂの入力段にセレクタ８Ｊが設けられると共
に、鍵盤別楽音データの各合計値を保持するレジ
スタ８Ｇ，８Ｌ，８Ｑの入力段にセレクタ８Ｆ，
８Ｋ，８Ｐがそれぞれ設けられている。 なお、加算器８Ｅ、セレクタ８Ｊ，８Ｆ、レジ
スタ８Ｇ、ラツチ８Ｈおよびアンドゲート８Ｉと
から成る回路は、上鍵盤楽音データΣGDUを形成
する累算回路系列を構成し、また加算器８Ｅ、セ
レクタ８Ｊ，８Ｋ、レジスタ８Ｌ、ラツチ８Ｍお
よびアンドゲート８Ｎとから成る回路は下鍵盤楽
音データΣGDLを形成する累算回路系列を構成し
ている。さらに、加算器８Ｅ、セレクタ８Ｊ，８
Ｐ、レジスタ８Ｑ、ラツチ８Ｒおよびアンドゲー
ト８Ｓとから成る回路はペダル鍵盤楽音データ
ΣGDPを形成する累算回路系列を構成している。 まず、第１の発音チヤンネルの楽音データGD
が加えられると、この楽音データGDは加算器８
Ｅの加算入力Ａに供給される。この時各累算回路
系列のアンドゲート８Ｉ，８Ｎ，８Ｓはいずれも
タイミング信号1によつて閉状態となつている
ため、セレクタ８Ｊの３つの選択入力Ａ，Ｂ，Ｃ
は全て“０”となり、加算器８Ｅの加算入力Ｂの
入力値は“０”となる。このため、加算器８Ｅは
加算入力Ａに供給された楽音データGDをそのま
ま出力し、各累算回路系列のセレクタ８Ｆ，８
Ｋ，８Ｐの選択入力Ａに共通に供給する。 セレクタ８Ｆ，８Ｋ，８Ｐは、加算器８Ｅから
出力される楽音データGDを鍵盤別に選択抽出す
るものである。すなわち、８Ｆは鍵盤コード
KBCをデコーダＴ８によりデコードした上鍵盤
１を示す上鍵盤信号UCが“１”の場合、加算器
８Ｅから選択入力Ａに入力されている楽音データ
GDが上鍵盤１の押下鍵に関するものとしてこの
楽音データGDを選択してレジスタ８Ｇに供給す
る。また、セレクタ８Ｋは鍵盤コードKBCをデ
コーダ８Ｔによりデコードした下鍵盤２を示す下
鍵盤信号LCが“１”の場合には加算器８Ｅから
選択入力Ａに入力されている楽音データGDが下
鍵盤２の押下鍵に関するものとしてこの楽音デー
タGDを選択してレジスタ８Ｌに供給する。ま
た、セレクタ８Ｐは鍵盤コードKBCをデコーダ
８Ｔによりデコードしたペダル鍵盤３を示すペダ
ル鍵盤信号PCが“１”の場合、加算器８Ｅから
選択入力Ａに入力されている楽音データGDがペ
ダル鍵盤３の押下鍵に関するものとしてこの楽音
データGDを選択してレジスタ８Ｑに供給する。 従つて、加算器８Ｅから出力される楽音データ
GDは、鍵盤別に各鍵盤１，２，３に対応して設
けられた累積回路系列のレジスタ８Ｇ，８Ｌ，８
Ｑにそれぞれ分配供給される。ここで、第１の発
音チヤンネルの楽音データGDがペダル鍵盤３の
押下盤に関するものであるとした場合、この楽音
データGDはセレクタ８Ｐを介してレジスタ８Ｑ
に供給され、このレジスタ８Ｑにおいて保持され
る。 次に、第２の発音チヤンネルに対応するチヤン
ネルタイミングになつてタイミング信号1が
“１”になると、各累算回路系列のアンドゲート
８Ｉ，８Ｎ，８Ｓが開状態となる。このため、各
累算回路系列のレジスタ８Ｇ，８Ｌ，８Ｑに保持
されている値は開状態の各アンドゲート８Ｉ，８
Ｎ，８Ｓを介して自己の系列のセレクタ８Ｆ，８
Ｋ，８Ｐの選択入力Ｂに帰還されると共に、セレ
クタ８Ｊの選択入力Ａ，ＢおよびＣにそれぞれ供
給される。 セレクタ８Ｊは、上鍵盤信号UCが“１”のと
きにはアンドゲート８Ｉを介して選択入力Ａに供
給されている上鍵盤１に関する楽音データGDを
選択出力し、また下鍵盤信号LCが“１”のとき
にはアンドゲート８Ｎを介して選択入力Ｂに供給
されている下鍵盤２に関する楽音データGDを選
択出力し、さらにペダル鍵盤信号PCが“１”の
ときにはアンドゲート８Ｓを介して選択入力Ｃに
供給されているペダル鍵盤３に関する楽音データ
GDを選択出力し、この選択出力を加算器８Ｅの
加算入力Ｂに供給する。 従つて、第２の発音チヤンネルの楽音データ
GDが上鍵盤１の押下鍵に関するものであつた場
合、加算器８Ｅの加算入力Ｂにはレジスタ８Ｇに
保持されている楽音データGDが供給され、加算
入力Ａには上鍵盤１に関する第２の発音チヤンネ
ルの楽音データGDが供給される。しかし、この
例の場合、第１の発音チヤンネルがペダル鍵盤３
に関するものであるためレジスタ８Ｇには未だ楽
音データGDが記憶保持されていないので、加算
器８Ｅは上鍵盤１に関する第２の発音チヤンネル
の楽音データGDをそのまま出力する。そして、
この楽音データGDはセレクタ８Ｆを介してレジ
スタ８Ｇに保持される。 次に、第３の発音チヤンネルの楽音データGD
も上鍵盤１に関するものである場合、レジスタ８
Ｇには上鍵盤１に関する第２の発音チヤンネルの
楽音データGDがすでに記憶保持されているた
め、加算器８Ｅは第２の発音チヤンネルおよび第
３の発音チヤンネルの両楽音データGDの加算値
を出力する。この２つの楽音データGDの加算値
はセレクタ８Ｆを介してレジスタ８Ｇに供給さ
れ、このレジスタ８Ｇに保持される。この場合、
下鍵盤２、ペダル鍵盤３に関する累積回路系列の
レジスタ８Ｌ，８Ｑにおけるデータの保持は、そ
れぞれレジスタ８Ｌ，８Ｑの出力がアンドゲート
８Ｎ，８Ｓおよびセレクタ８Ｋ，８Ｐの選択入力
Ｂを介して自己の入力に帰還されることによつて
行なわれている。 このような動作が１２の楽音チヤンネルの各楽
音データGDのそれぞれについて同様に実行され
ることにより、各チヤンネルタイミングが一巡し
たチヤンネルにおいてはレジスタ８Ｇ，８Ｌおよ
び８Ｑには各鍵盤毎の楽音データGDの合計値
ΣGDU、ΣGDLおよびΣGDPが記憶保持される。こ
のようにして得られた鍵盤別の楽音データ
ΣGDU、ΣGDLおよびΣGDPは、ラツチ８Ｈ，８Ｍ
および８Ｒをそれぞれ介して第１図の楽音データ
選択回路９に供給される。そして、この楽音デー
タ選択回路９において所定の鍵盤に関する楽音デ
ータΣGDU、ΣGDL、ΣGDPが選択されて残響音付
加装置１０へ供給される。 第４図は残響音を付加すべき鍵盤の楽音データ
GDのみを累算する場合の楽音データアキユムレ
ータ８の具体例を示す回路図であつて、全ての鍵
盤１，２，３の押下鍵に関する楽音データGDの
合成楽音データΣGDを形成する累算回路系列は
第２図と同様に構成されている。一方、鍵盤別の
合成楽音データを形成する累算回路系列は１系列
のみ設けられ、鍵盤選択スイツチSWU，SWL，
SWPで指定された鍵盤の楽音データGDのみがセ
レクタ８Ｖで選択されて累算されるように構成さ
れている。すなわち、セレクタ８Ｖの選択入力Ａ
には加算器８Ｕの加算値が供給され、選択入力Ｂ
にはレジスタ８Ｗの出力値が換還されているが、
選択制御入力SAにはオアゲート８Ｚを介してス
イツチSWU，SWL，SWPの閉成に対応して上鍵
盤信号UC、下鍵盤信号LC、ペダル鍵盤信号PC
のいずれかが選択的に供給される。従つて、セレ
クタ８ＶはスイツチSWU，SWL，SWPの閉成に
よつて指定された鍵盤に関する発音チヤンネルの
タイミングにおいてのみ加算器８Ｕの加算値を選
択してレジスタ８Ｗに供給する。これによつて、
ラツチ８ＸからはスイツチSWU，SWL，SWPに
よつて選択された鍵盤（１つまたは複数）の押下
鍵に関する合成楽音データが得られる。 ところで、楽音信号発生回路６は高いサンプリ
ング周波数で各発音チヤンネルの楽音データGD
を形成するものであるが、残響音付加装置１１に
おいては楽音データGDの形成と同等のサンプリ
ング周波数で残響音の形成を行う必要はなく、例
えば楽音データGDを50KHzのサンプリング周波
数で形成する場合、その残響音の形成は25KHz程
度のサンプリング周波数で充分である。 そこで、第５図に示すように、楽音データ選択
回路９と残響音付加装置１１との間にサンプリン
グレート変換回路１６を設け、回路９によつて選
択した鍵盤別の合成楽音データΣGDU、ΣGDL、
ΣGDPのサンプリングレートを低くするようにし
ても良い。すなわち、50KHzのタイミング信号
T1を分周回路１６Ａにより1/2分周して25KHzの
サンプリングパルスTsを得、このサンプリング
パルスTsによりデイジタルフイルタ１６Ｂを通
過した楽音データをラツチ１６Ｃでサンプリング
ホールドし、このサンプルホールド出力を残響音
付加装置１１に供給するようにする。このように
することにより、残響音付加装置１１において残
響音を形成する場合のメモリ容量を小さくするこ
とができる。なお、デイジタルフイルタ１６Ｂは
サンプリングレートを変換する際の折り返しノイ
ズ成分を除去するためのものであり、楽音信号の
周波数帯域によつては不要な場合もある。 第６図はこの発明に用いる残響音付加装置１１
の一実施例を示すブロツク図、第７図はこの実施
例の構成を機能的に表わした機能ブロツク図、第
８図および第９図はデイジタルメモリを用いて所
望の遅延時間の残響音を発生させるための遅延回
路の基本的構成を示すブロツク図である。 説明の便宜上、まず第８図および第９図に示す
遅延回路の基本的構成およびその動作を説明し、
次に第７図の機能ブロツク図により残響音の形成
過程を説明し、その次に第６図に示す実施例の具
体的構成および動作を説明する。 デイジタルメモリを用いた遅延回路の基本構成 デイジタルメモリに対し所定のサンプリング周
期T0で順次サンプリングした入力楽音信号の楽
音データGD（ｔ）を時間経過に従つて順次記憶
させるようにした場合、時刻（ｔ−ｉ）で記憶し
た楽音データGD（ｔ−ｉ）をｉ時間経過した時
刻ｔで読出すには、サンプリング時刻がｔのとき
のアドレス情報ADR（ｔ）に対し、ｉ時間の間に
変化したアドレス間隔ΔADRを次の第(1)式また
は第(2)式で示す如く加算または減算し、時刻（ｔ
−ｉ）におけるアドレス情報ADR（ｔ−ｉ）を求
め、このアドレス情報ADR（ｔ−ｉ）をデイジタ
ルメモリのアドレス入力に与えれば良い。 ADR（ｔ−ｉ）＝ADR（ｔ）＋ΔADR ……(1) ADR（ｔ−ｉ）＝ADR（ｔ）−ΔADR ……(2) これによつて、時刻（ｔ−ｉ）で記憶させた楽
音データGD（ｔ−ｉ）を ｉ＝ΔADR×T0 ……(3) で表わされるｉ時間遅れて読出すことができる。
すなわち、所望の遅延時間ｉに対応するアドレス
間隔ΔADRを遅延時間情報として与えれば、時
刻（ｔ−ｉ）で記憶させた楽音データGD（ｔ−
ｉ）をｉ時間遅れて読出すことができる。この場
合、上記第(1)式によつて時刻（ｔ−ｉ）における
アドレス情報ADR（ｔ−ｉ）を求めるものは、楽
音データGD（ｔ）を時間経過に伴つて高位アド
レスから低位アドレスへ向けて順位記憶させる場
合に適用される。また、第(2)式によるものは、楽
音データGD（ｔ）を低位アドレスから高位アド
レスへ向けて順次記憶させる場合に適用される。 従つて、遅延時間は、楽音データGD（ｔ）を
順次記憶するデイジタルメモリDMと、上記第(1)
式または第(2)式で示される読出し用のアドレス情
報ADR（ｔ−ｉ）を形成するアドレス情報発生回
路AGと、上記アドレス間隔ΔADRを遅延時間情
報DLDとして発生するデイレイレングスデータ
メモリDDMとが基本的に設けられる。 第８図はこのような考え方に基づく遅延回路の
一例を示すブロツク図であつて、デイジタルメモ
リDM、アドレス情報発生回路AG、デイレイレ
ングスデータメモリDDM、乗算器Ｍを備えてい
る。 デイジタルメモリDMは、第１０図のタイムチ
ヤートに示すように、サンプリングパルスTsに
従つて所定周期T0でサンプリングした楽音デー
タGD（ｔ）を「０」〜「９」の各アドレスに高
位アドレス「９」側から低位アドレス「０」に向
けて順に記憶するものであり、例えばRAM（ラ
ンダムアクセスメモリ）やシフトレジスタにより
構成される。 このデイジタルメモリDMにおける楽音データ
GD（ｔ）の書込みアドレスおよび読出しアドレ
スの指定は、アドレス情報発生回路AGによつて
行なわれる。すなわち、アドレス情報発生回路
AGはアドレスカウンタACと加算器ADとを備
え、サンプリング時刻の更新に伴つて値が更新さ
れる書込みアドレス情報ADR（ｔ）、ADR（ｔ＋
１）、ADR（ｔ＋２）、……ADR（ｔ＋ｉ）を形成
すると共に、前述の第(1)式で表わされる読出しア
ドレス情報ADR（ｔ−ｉ）を形成し、これらをデ
イジタルメモリDMのアドレス情報DM・ADRと
して出力する。すなわち、アドレスカウンタAC
は周期T0のサンプリングパルスTsをカウント
（ダウンカウント）し、そのカウント値を現在の
サンプリング時刻ｔにおける楽音データGD（ｔ）
の書込みアドレス情報ADR（ｔ）として出力し、
この情報ADR（ｔ）を加算器ADに供給する。一
方、デイレイレングスデータメモリDDMは所望
の遅延時間ｉに対応する時間情報DLD（ΔADR＝
ｉ／T0）を加算器ADの他の加算入力に供給す
る。すると、加算器ADは当該サンプリング時刻
ｔにおいて、まず前述の第(1)式で表わされる演算
を行いその演算値をｉ時間前の楽音データGD
（ｔ−ｉ）の読出しアドレス情報ADR（ｔ−ｉ）
として出力し、続いてアドレスカウンタACの出
力情報ADR（ｔ）をそのまま現在時刻ｔにおける
楽音データGD（ｔ）の書込みアドレス情報ADR
（ｔ）として出力する。 これによつて、デイジタルメモリDMからは、
時刻ｔにおいて、ｉ時間前の時刻（ｔ−ｉ）で記
憶させた楽音データGD（ｔ−ｉ）が読出される
と共に、現在時刻ｔにおける楽音データGD（ｔ）
がアドレス情報ADR（ｔ）で指定されるアドレス
に記憶される。 このようにしてデイジタルメモリDMからｉ時
間遅れて読出された楽音データGD（ｔ−ｉ）は、
乗算器Ｍにおいて振幅レベル制御用の係数Ｋが乗
算されてレベル制御された後出力される。このよ
うな動作は各サンプリング時刻毎に行なわれる。
この結果、入力楽音よりｉ時間遅れた残響音を発
生させることができる。この場合、１つのサンプ
リング時間において異なる複数の遅延時間情報
DLDを時分割で順次与えれば、同一サンプリン
グ時間内に遅延時間の異なる複数の残響音に関す
る情報を取り出すことができる。従つて、第８図
に示す遅延回路は、周囲の壁などの反射体への距
離の差によつて振幅レベルや遅延時間がランダム
に異なる複雑な残響特性の初期反射音を形成する
ために利用される。 第９図は遅延回路の他の例を示すブロツク図で
あつて、この例の遅延回路はアドレス情報発生回
路AGのアドレスカウンタACをプリセツト型の
ダウンカウンタで構成する。そしてアドレスカウ
ンタACに対して所望の遅延時間ｉに対応する遅
延時間情報DLDをプリセツトしてこのプリセツ
ト値（DLD）からダウンカウント動作させるこ
とにより、該アドレスカウンタACから出力され
るアドレス情報ADR（ｔ）、ADR（ｔ＋１）、……
ADR（ｔ＋ｉ）の繰り返し周期が遅延時間情報
DLDにより指定される遅延時間と一致するよう
にし、現在時刻ｔにおける楽音データGD（ｔ）
を記憶させるべきアドレスからｉ時間前に記憶さ
せた楽音データGD（ｔ−ｉ）を読出すようにし
たものである。 換言すれば、デイジタルメモリDMが第９図の
如く10語で構成される場合にはアドレス間隔の最
大値が「10」となるため、最大で10・T0時間遅
れた楽音データGD（ｔ−10）を読出すことが可
能であるが、所望の遅延時間ｉを例えば６・T0
とする場合、アドレスカウンタACの出力情報
DM・ADRを５、４、３、２、１、０、５、…
…０の繰り返しとし、デイジタルメモリDMにお
いて使用するアドレスの範囲を所望の遅延時間ｉ
（ｉ＝６・T0）に対応して縮小し、現在時刻ｔに
おいてサンプリングした楽音データGD（ｔ）を
書込もうとするアドレスを、ちようどｉ時間前の
楽音データGD（ｔ−ｉ）を書込んだアドレスに
一致させ、現在時刻ｔにおける楽音データGD
（ｔ）を書込むべきアドレスからｉ時間前に書込
んで楽音データGD（ｔ−ｉ）を読出すようにし
たものである。このために、この第９図の遅延回
路では、アドレスカウンタACの出力情報DM・
ADRが「０」から「９」に変化したことを検出
し、この検出信号によりデイレイレングスデータ
メモリDDMから出力されている時間情報DLDを
アドレスカウンタACにプリセツトする最大値検
出回路MXDが設けられている。 一方、この第９図の遅延回路は、現在時刻ｔに
おいてサンプリングした楽音データGD（ｔ）を
そのままデイジタルメモリDMに書込まず、ｉ時
間前の楽音データGD（ｔ−ｉ）を所定割合いで
帰還し、その帰還値Ｋ・GD（ｔ−ｉ）と現在時
刻ｔにおいてサンプリングした楽音データGD
（ｔ）との加算値を書込むようにしたものである。
このために、デイジタルメモリDMから読出され
たｉ時間前の楽音データGD（ｔ−ｉ）に係数Ｋ
を乗算してデイジタルメモリDMのデータ入力側
に帰還する乗算器Ｍと、乗算器Ｍの出力データ
Ｋ・GD（ｔ−ｉ）と現在時刻ｔの楽音データGD
（ｔ）とを加算し、その加算値「GD（ｔ）＋Ｋ・
GD（ｔ−ｉ）」をデイジタルメモリDMのデータ
入力に供給する加算器ADとが設けられている。 従つて、このように構成された遅延回路におい
ては、所望の遅延時間ｉを６・T0とする場合、
アドレスカウンタACには該カウンタACの出力情
報DA・ADRが「０」から最大値（この例では
「９」）に変化した時点で、 DLD＝６−１＝５ で表わされる遅延時間情報DLDがプリセツトさ
れる。これによつて、アドレスカウンタACはサ
ンプリング時刻の進行に伴つて（サンプリング周
期T0毎に）５、４、３、２、１、０、５、……
０という具合に変化するアドレス情報DM・
ADRを繰り返し出力するようになる。そして、
各サンプリング時刻においては、アドレス情報
DM・ADRで指定されるアドレスに記憶されて
いるｉ時間前の楽音データGD（ｔ−ｉ）がまず
読出され、続いてこの読出しアドレスと同一アド
レスに対しｉ時間前の楽音データGD（ｔ−ｉ）
と現在時刻ｔでサンプリングした楽音データGD
（ｔ）とを所定割合いで加算したデータ「GD
（ｔ）＋Ｋ・GD（ｔ−ｉ）」が書込まれる。 従つて、このように構成した遅延回路では、現
在のサンプリング時刻ｔにおける楽音データGD
（ｔ）の書込みアドレスとｉ時間前の楽音データ
GD（ｔ−ｉ）の読出しアドレスとが同一で、か
つｉ時間前の楽音データGD（ｔ−ｉ）が帰還さ
れているため、振幅レベルや遅延時間が規則的に
変化する残響音に関するデータを取り出すことが
できる。従つて、第９図に示す遅延回路は規則的
残響特性の残響音を発生するために用いられてい
る。 なお、楽音データに係数Ｋを乗算していくと、
最終的に得られる残響音に関するデータは元の楽
音データよりレベルが大きくなつてしまうため、
実際にはこの残響音に関するデータは減衰器を通
して残響音の出力部に導かれる。 この場合、係数Ｋを「−１＜Ｋ＜０」とするよ
うにすれば、減衰器を必要としない。 次に、第７図に示す機能ブロツク図を用いて残
響音の形成過程を説明する。 残響音の形成過程 まず、第７図の実施例における残響音の形成過
程は、振幅レベルおよび遅延時間がランダムに変
化する初期反射音を形成する過程と、この初期反
射音に続く、振幅レベルおよび遅延時間が規則的
に変化する残響音を形成する過程とに大別され
る。そして、ここではこれらの初期反射音および
残響音は互いに独立した遅延回路系列で形成する
ように構成されている。 第７図において、所定周期T0でサンプリング
した楽音データGD（ｔ）は第１の遅延回路系列
である初期反射音形成部１０００に供給される。 初期反射音形成部１０００は、第８図に示した
遅延回路を利用したもので、2048語の記憶アドレ
スを有するメモリＤ０と、現在のサンプリング時
刻ｔにおいて上記メモリＤ０から読出した互いに
遅延時間の異なるio時間（ｎ＝１〜10）前の10種
類の楽音データGD（ｔ−i1）、GD（ｔ−i2）、……
GD（ｔ−i10）に対して任意の振幅レベル制御用
係数Ko（ｎ＝１〜10）を乗算する乗算器Ｍ１〜Ｍ
１０と、これら乗算器Ｍ１〜Ｍ１０の乗算値出力
K1・GD（ｔ−i1）、K2・GD（ｔ−i2）、……K10・
GD（ｔ−i10）の総和10 〓n=1 Ko・GD（ｔ−io）を求め、
該総和10 〓n=1 Ko・GD（ｔ−io）を現在時刻ｔにおけ
る初期反射音の瞬時値ECH（ｔ）として出力する
加算器SUM１とから構成されている。 なお、加算器SUM１は、上記総和10 〓n=1 Ko・GD
（ｔ−io）を次のサンプリング時刻（ｔ＋１）ま
で一時記憶するレジスタＲ０を内蔵している。 このような構成の初期反射音形成部１０００に
おいて、現在時刻ｔでサンプリングされた楽音デ
ータGD（ｔ）は、メモリＤ０の2048語の記憶ア
ドレスのうち現在時刻ｔに対応したアドレスに書
込まれる。次に、加算器SUM１内のレジスタＲ
０には前回のサンプリング時刻（ｔ−１）におけ
る総和10 〓n=1 Ko・GD（ｔ−１−io）が記憶されてい
るため、このレジスタＲ０の内容がリセツトされ
る。次に、io時間前の10種類の楽音データGD（ｔ
−i1）〜GD（ｔ−i10）のうち、遅延時間i1の楽音
データＧ（ｔ−i1）をメモリＤ０から読出すため、
遅延時間i1に対応するメモリＤ０のアドレスが指
定され、該アドレスからi1時間前にサンプリング
した楽音データGD（ｔ−i1）が読出される。この
場合、i1時間前の楽音データGD（ｔ−i1）を読出
すためのアドレスは前述した第(1)式によつて求め
られる。 このようにして読出されて遅延時間i1の楽音デ
ータGD（ｔ−i1）は、乗算器Ｍ１に入力されこの
乗算器Ｍ１において遅延時間i1の第１反射音
ECH1に対応する振幅レベル制御用の係数K1と乗
算される。そして、その乗算値K1・GD（ｔ−i1）
は加算器SUM１に入力され、レジスタＲ０の現
在値と加算され、その加算値はレジスタＲ０に再
び記憶される。この場合、レジスタＲ０の内容
は、現在時刻ｔの楽音データGD（ｔ）の書込み
の直後にリセツトされているため、この時レジス
タＲ０に書込まれる内容はデータK1・GD（ｔ−
i1）となる。 このようにして、遅延時間i1の楽音データGD
（ｔ−i1）の読出し処理およびレベル制御処理が
終了すると、すなわち第１反射音ECH1に関する
処理が終了すると、次に遅延時間i2の第２反射音
ECH2に関する楽音データGD（ｔ−i2）の読出し
処理およびレベル制御処理が第１反射音ECH1の
形成処理と同様にして行なわれる。この結果、加
算器SUM１内のレジスタＲ０には、第１反射音
ECH1に関するデータK1・GD（ｔ−i1）と第２反
射音ECH2に関するデータK2・GD（ｔ−i2）との
加算値「K1・GD（ｔ−i1）＋K2・GD（ｔ−i2）」が
記憶される。 このような処理は第３反射音ECH3〜第10反射
音ECH10についても同様に行なわれる。この結
果、レジスタＲ０には第１反射音ECH1〜第10反
射音ECH10に関する楽音データK1・GD（ｔ−i1）
〜K10・GD（ｔ−i10）の総和10 〓n=1 Ko・GD（ｔ−io）
が記憶される。そして、この総和10 〓n=1 Ko・GD（ｔ
−io）は第１反射音ECH1〜第10反射音ECH10か
らなる初期反射音の瞬時値ECH（ｔ）としてスイ
ツチ回路SWを介して出力される。 スイツチ回路SWは、次の第１表に示すよう
に、１サンプリング周期T0内の初期反射音の形
成処理時間TaにおいてはレジスタＲ０の出力を
選択出力し、初期反射音の形成処理後の時間Tb
においては第２の遅延回路系列の出力を選択出力
するものである。
特性が異なる複数系列の楽音のうち所望の系列の
楽音に対し選択的に残響音を付加して発音するよ
うにした電子楽器に関するものである。 従来、電子楽器においては上鍵盤、下鍵盤、ペ
ダル鍵盤、ソロ鍵盤などの複数の鍵盤が設けら
れ、各鍵盤に対応して音色や音域等の楽音特性が
異なる複数系列の演奏音を発音できるように構成
されたものである。 ところで、このような電子楽器において各鍵盤
（各系列）の演奏音に残響音を付加する場合、各
鍵盤の音色選択の態様によつては残響音を付加す
るのに適した音色と適さない音色が同時に選択さ
れることがある。例えば、上鍵盤あるいはソロ鍵
盤においてビブラフオンの音色が選択され、一方
下鍵盤においてオルガンの音色が選択された場
合、ビブラフオンの音色は振幅エンベロープ自体
が長く、しかも振幅変調されているため残響音を
付加する必要はなく、一方オルガンの音色は教会
内の演奏音の如く長く深い残響音を付加すると非
常に優れた効果が得られるものである。また、演
奏状況によつてはある音色を前面に押し出すよう
な効果を実現するため、その音色の鍵盤の演奏音
のみ残響音を付加せずに発音させたい場合があ
る。 このように複数の楽音系列を有する電子楽器に
おいて各系列の演奏音に残響音を付加する場合、
鍵盤の選択音色や演奏状況に応じて残響音を付加
すべき系列を自由に選択し得るようにした構成が
要求されている。 この発明は上記のような要求に鑑みなされたも
ので、その目的は複数系列の楽音のうち残響音を
付加すべき系列を任意に選択できるようにした電
子楽器を提供することにある。 ところで、残響音を電子回路によつて付加する
に際し、BBD（Bucket Brigade Device）や
CCD（Charge Coupled Device）などのアナログ
遅延素子を使用したものがある。しかし、このよ
うなアナログ遅延素子を使用した装置では、残響
時間を長くするほど、すなわちアナログ遅延素子
の直列接続段数を増加するほど出力信号レベルが
低下してＳ／Ｎ比の低下が顕著になり、自然な残
響音を得ることができないとう欠点があつた。ま
た、残響時間をはじめとする残響特性を一度設定
してしまうと、その後簡単に変更することができ
ないという欠点があつた。 そこで、この発明においては、残響時間を長く
してもＳ／Ｎが低下せず、また残響時間を簡単に
変更できるようにするため、 音色等の楽音特性が異なる複数系列のデイジタ
ル楽音信号を発生する楽音信号発生手段と、 入力されるデイジタル楽音信号に残響音を付加
して出力するデイジタル型の残響音付加手段と、 上記複数系列のデイジタル楽音信号のうち所望
の系列のデイジタル楽音信号を上記残響音付加手
段に選択的に供給する選択手段と、 を備え、 上記残響音付加手段は、 残響音の残響特性を複数の中から選択的に指示
する残響音指示手段と、 該残響音指示手段において指示可能な残響特性
のそれぞれに対応した残響音を形成するための制
御プログラムを複数記憶しており、上記残響特性
指示手段で指示された残響特性に対応する制御プ
ログラムを出力する制御プログラムメモリと、 演算手段４０および複数のアドレスを有するデ
ータメモリ１９０を含む残響音形成手段と、 上記残響特性指示手段において指示された残響
特性に対応する、遅延時間に関するパラメータお
よび演算係数に関するパラメータを上記制御プロ
グラムメモリ３００の出力に従つて発生するパラ
メータ発生手段２０と、 上記制御プログラムメモリ３００の出力および
上記遅延時間に関するパラメータに基づき上記デ
ータメモリ１９０に対する書き込み、読み出し、
アドレス指定のためのメモリ制御信号を出力する
とともに、上記制御プログラムメモリ３００の出
力に基づき上記演算手段４０に対する演算制御信
号を出力する制御手段３０３とから構成され、 上記残響音形成手段では、上記メモリ制御信号
に従つて上記データメモリ１９０から読み出され
た信号と、上記演算係数と、デイジタル楽音信号
とで所定の演算を行うことにより上記デイジタル
楽音信号に対して上記残響特性指示手段において
指示された残響特性を付加して出力するようにし
たものである。 以下、図面を用いてこの発明を詳細に説明す
る。 第１図はこの発明による電子楽器の一実施例を
示すブロツク図であつて、上鍵盤１、下鍵盤２、
ペダル鍵盤３、押鍵検出回路４、発音割当て回路
５、楽音信号発生回路６、音色設定回路７、楽音
データアキユムレータ８、楽音データ選択回路
９、残響音付加鍵盤選択回路１０、残響音付加装
置１１、DA変換器１２および１３、サウンドシ
ステム１４および１５とから構成されている。 上鍵盤１、下鍵盤２、ペダル鍵盤３は、それぞ
れ複数の鍵およびこの各鍵が押圧されることによ
り動作する複数のキースイツチを有しており、各
キースイツチの動作は押鍵検出回路４によつて検
出される。 押鍵検出回路４は、上鍵盤１、下鍵盤２、ペダ
ル鍵盤３における各キースイツチの動作を検出
し、押下鍵を表わすキーコードKCを生成して出
力する。この場合、キーコードKCは鍵盤の種類
を表わす鍵盤コードKBCと、鍵の音域を表わす
オクターブコードOCおよび音色を表わすノート
コードNCとから構成され、このキーコードKC
は発音割当て回路５に供給される。 発音割当て回路５は、楽音信号発生回路６にお
ける複数の時分割発音チヤンネルのいずれかに対
し、押鍵検出回路４から供給されるキーコード
KCが示す押下鍵に対応する楽音の発音を割当て、
この割当てた時分割発音チヤンネルに対応するチ
ヤンネルタイミングで押下鍵のキーコードKCを
時分割出力する。なお、ここでは時分割発音チヤ
ンネルは12チヤンネル設けられているものとす
る。この場合、発音割当て回路５はキーコード
KCの時分割出力タイミングに同期して各発音チ
ヤンネルに割当てられた楽音の発音制御を行うキ
ーオン信号KONを出力して楽音信号発生回路６
に供給する。 楽音信号発生回路６は、上述したように例えば
１２の時分割発音チヤンネルを有し、発音割当て
回路５から各チヤンネルタイミングに同期して押
下鍵のキーコードKCが供給されると、このキー
コードKCと音色設定回路７によつて設定された
音色情報TSDとに基づき該コードKC（オクター
ブコードOCおよびノートコードNC）に対応した
音高でかつ情報TSDに対応した音色の楽音デー
タGD（デイジタル楽音信号）を各発音チヤンネ
ル毎に形成し、時分割出力する。この楽音信号発
生回路６は、波形メモリ読出し方式、高調波合成
方式、周波数変調方式および振幅変調方式等の楽
音信号形成方式を利用して楽音データGDを発生
する。なお、各発音チヤンネルの楽音データGD
には、自己のチヤンネルのキーオン信号KONに
よつてアタツクからデイケイに至る振幅エンベロ
ープが付与される。この場合、音色設定回路７で
は上鍵盤１、下鍵盤２、ペダル鍵盤３の各鍵盤毎
に音色設定を行ない得るようになつており、各鍵
盤に対応して音色情報TSDを出力する。そして、
楽音信号発生回路６における各発音チヤンネルに
おいては、自己のチヤンネルの鍵盤コードKBC
が示す鍵盤に関する音色情報TSDに対応した音
色の楽音データGDを形成する。これにより、各
鍵盤毎に異なる音色の複数系列の楽音データGD
が形成される。 このようにして、楽音信号発生回路６は、各発
音チヤンネルに割当てられた押下鍵に関する楽音
データGDを時分割で形成して出力し楽音データ
アキユムレータ８に供給する。 楽音データアキユムレータ８は、楽音信号発生
回路６の各発音チヤンネルで形成された楽音デー
タGDを全チヤンネル分合成して全ての鍵盤の押
下鍵に対応する楽音の合成楽音データΣGDとし
て出力する。また、各鍵盤毎に当該鍵盤の押下鍵
に関する楽音データを合成し鍵盤別楽音データ
ΣGDU、ΣGDL、ΣGDPとして出力する。この場
合、各発音チヤンネルにおいて形成された楽音デ
ータGDの鍵盤別の振分けは、発音割当て回路５
から供給される鍵盤コードKBCによつて行なわ
れる。なお、ΣGDU、ΣGDLおよびΣGDPは、上鍵
盤楽音データ、下鍵盤楽音データおよびペダル鍵
盤楽音データをそれぞれ表わすものである。 この楽音データアキユムレータ８で合成された
全ての鍵盤の押下鍵に関する合成楽音データ
ΣGDは、DA変換器１３においてアナログの楽音
信号に変換されてサウンドシステム１５から楽音
として発音される。 一方、鍵盤別の楽音データΣGDU、ΣGDL、
ΣGDPは楽音データ選択回路９に供給され、ここ
において残響音付加鍵盤選択回路１０からの鍵盤
選択情報KBSに従つて選択されてデイジタル型
の残響音付加装置１１に供給される。 すると、残響音付加装置１１は、楽音データ選
択回路９から選択供給される楽音データΣGDU、
ΣGDL、ΣGDPに対し所望の残響特性の残響音を
付加してDA変換器１２に供給する。これによつ
て、残響音の付加された楽音データ（ΣGDU、
ΣGDL、ΣGDPのいずれか）はDA変換器１２にお
いてアナログ信号に変換された後、サウンドシス
テム１４から残響音の付加された楽音として発音
される。 第２図は楽音データアキユムレータ８の具体的
構成の一例を示す回路図であつて、合成楽音デー
タΣGDは加算器８Ａ、レジスタ（遅延フリツプ
フロツプ）８Ｂ、ラツチ８Ｃおよびアンドゲート
８Ｄから成る回路によつて形成される。 すなわち、各発音チヤンネルで形成された楽音
データGDは加算器８Ａの加算入力Ａに供給され
る。加算器８Ａは、第１の発音チヤンネル〜第12
の発音チヤンネルの楽音データGDをレジスタ８
Ｂとの協働により順次累算するもので、加算入力
Ｂにはタイミング信号1が“１”の時のみレジ
スタ８Ｂの出力値がアンドゲート８Ｄを介して供
給される。タイミング信号1は、第３図のタイ
ムチヤートに示すように、クロツクパルスφAに
よつて規定される12の各チヤンネルタイミングの
うち第１の発音チヤンネルに対応するチヤンネル
タイミングで“１”となるタイミング信号T1（第
３図ｄ）を反転した信号（第３図ｅ）であり、ア
ンドゲート８Ｄにはこのタイミング信号1がゲ
ート制御信号として供給されている。従つて、加
算器８Ａの加算入力Ｂには第１の発音チヤンネル
に対応するチヤンネルタイミングを除く他のチヤ
ンネルタイミングにおいてレジスタ８Ｂの出力値
が連続して入力される。従つて、加算器８Ａは、
第１の発音チヤンネルの楽音データGDについて
はそのまま出力してレジスタ８Ｄに供給する。す
ると、レジスタ８Ｂは第１の発音チヤンネルの楽
音データGDを第３図ａに示すクロツクパルスφA
の発生タイミングで取込み、第３図ｂに示すクロ
ツクパルスφBの発生タイミングで出力する。す
なわち、レジスタ８Ｂは入力データを１チヤンネ
ルタイミングに相当する時間遅延して出力する。
そして、第２の発音チヤンネルに対応するチヤン
ネルタイミングになつてタイミング信号1が
“１”になると、アンドゲート８Ｄが開状態にな
るため、レジスタ８Ｂに保持されている第１の発
音チヤンネルの楽音データGDはこのアンドゲー
ト８Ｄを介して加算器８Ａの加算入力Ｂに入力さ
れる。この時、加算器８Ａの加算入力Ａには第２
の発音チヤンネルの楽音データGDが入力される
ため、加算器８Ａは第１および第２の発音チヤン
ネルの楽音データの加算値を出力する。この加算
値はレジスタ８Ｂに保持される。このような動作
が第12の発音チヤンネルに対応するチヤンネルタ
イミングまで繰り返し行なわれることにより、第
12のチヤンネルタイミングが終了した時点におい
ては12の発音チヤンネルの楽音データGDの総加
算値ΣGDが得られる。この総加算値ΣGDは、タ
イミング信号T1の立上りタイミングでラツチ８
Ｃに取込まれ、このラツチ８Ｃにチヤンネルタイ
ミングが一巡する間（次に信号T1が立上るまで）
保持され、該ラツチ８Ｃの出力から合成楽音デー
タΣGDとして出力される。第３図ｆに時刻ｔお
よびｔ＋１の合成楽音データΣGD（ｔ）、ΣGD（ｔ
＋１）を示している。 一方、鍵盤部別の楽音データΣGDU、ΣGDL、
ΣGDPも同様な回路で形成される。但し、ここで
は新たな楽音データとすでに累算された楽音デー
タとの加算を行う加算器８Ｅを、鍵盤別の累算回
路系列で共用しているため、加算器８Ｅの加算入
力Ｂの入力段にセレクタ８Ｊが設けられると共
に、鍵盤別楽音データの各合計値を保持するレジ
スタ８Ｇ，８Ｌ，８Ｑの入力段にセレクタ８Ｆ，
８Ｋ，８Ｐがそれぞれ設けられている。 なお、加算器８Ｅ、セレクタ８Ｊ，８Ｆ、レジ
スタ８Ｇ、ラツチ８Ｈおよびアンドゲート８Ｉと
から成る回路は、上鍵盤楽音データΣGDUを形成
する累算回路系列を構成し、また加算器８Ｅ、セ
レクタ８Ｊ，８Ｋ、レジスタ８Ｌ、ラツチ８Ｍお
よびアンドゲート８Ｎとから成る回路は下鍵盤楽
音データΣGDLを形成する累算回路系列を構成し
ている。さらに、加算器８Ｅ、セレクタ８Ｊ，８
Ｐ、レジスタ８Ｑ、ラツチ８Ｒおよびアンドゲー
ト８Ｓとから成る回路はペダル鍵盤楽音データ
ΣGDPを形成する累算回路系列を構成している。 まず、第１の発音チヤンネルの楽音データGD
が加えられると、この楽音データGDは加算器８
Ｅの加算入力Ａに供給される。この時各累算回路
系列のアンドゲート８Ｉ，８Ｎ，８Ｓはいずれも
タイミング信号1によつて閉状態となつている
ため、セレクタ８Ｊの３つの選択入力Ａ，Ｂ，Ｃ
は全て“０”となり、加算器８Ｅの加算入力Ｂの
入力値は“０”となる。このため、加算器８Ｅは
加算入力Ａに供給された楽音データGDをそのま
ま出力し、各累算回路系列のセレクタ８Ｆ，８
Ｋ，８Ｐの選択入力Ａに共通に供給する。 セレクタ８Ｆ，８Ｋ，８Ｐは、加算器８Ｅから
出力される楽音データGDを鍵盤別に選択抽出す
るものである。すなわち、８Ｆは鍵盤コード
KBCをデコーダＴ８によりデコードした上鍵盤
１を示す上鍵盤信号UCが“１”の場合、加算器
８Ｅから選択入力Ａに入力されている楽音データ
GDが上鍵盤１の押下鍵に関するものとしてこの
楽音データGDを選択してレジスタ８Ｇに供給す
る。また、セレクタ８Ｋは鍵盤コードKBCをデ
コーダ８Ｔによりデコードした下鍵盤２を示す下
鍵盤信号LCが“１”の場合には加算器８Ｅから
選択入力Ａに入力されている楽音データGDが下
鍵盤２の押下鍵に関するものとしてこの楽音デー
タGDを選択してレジスタ８Ｌに供給する。ま
た、セレクタ８Ｐは鍵盤コードKBCをデコーダ
８Ｔによりデコードしたペダル鍵盤３を示すペダ
ル鍵盤信号PCが“１”の場合、加算器８Ｅから
選択入力Ａに入力されている楽音データGDがペ
ダル鍵盤３の押下鍵に関するものとしてこの楽音
データGDを選択してレジスタ８Ｑに供給する。 従つて、加算器８Ｅから出力される楽音データ
GDは、鍵盤別に各鍵盤１，２，３に対応して設
けられた累積回路系列のレジスタ８Ｇ，８Ｌ，８
Ｑにそれぞれ分配供給される。ここで、第１の発
音チヤンネルの楽音データGDがペダル鍵盤３の
押下盤に関するものであるとした場合、この楽音
データGDはセレクタ８Ｐを介してレジスタ８Ｑ
に供給され、このレジスタ８Ｑにおいて保持され
る。 次に、第２の発音チヤンネルに対応するチヤン
ネルタイミングになつてタイミング信号1が
“１”になると、各累算回路系列のアンドゲート
８Ｉ，８Ｎ，８Ｓが開状態となる。このため、各
累算回路系列のレジスタ８Ｇ，８Ｌ，８Ｑに保持
されている値は開状態の各アンドゲート８Ｉ，８
Ｎ，８Ｓを介して自己の系列のセレクタ８Ｆ，８
Ｋ，８Ｐの選択入力Ｂに帰還されると共に、セレ
クタ８Ｊの選択入力Ａ，ＢおよびＣにそれぞれ供
給される。 セレクタ８Ｊは、上鍵盤信号UCが“１”のと
きにはアンドゲート８Ｉを介して選択入力Ａに供
給されている上鍵盤１に関する楽音データGDを
選択出力し、また下鍵盤信号LCが“１”のとき
にはアンドゲート８Ｎを介して選択入力Ｂに供給
されている下鍵盤２に関する楽音データGDを選
択出力し、さらにペダル鍵盤信号PCが“１”の
ときにはアンドゲート８Ｓを介して選択入力Ｃに
供給されているペダル鍵盤３に関する楽音データ
GDを選択出力し、この選択出力を加算器８Ｅの
加算入力Ｂに供給する。 従つて、第２の発音チヤンネルの楽音データ
GDが上鍵盤１の押下鍵に関するものであつた場
合、加算器８Ｅの加算入力Ｂにはレジスタ８Ｇに
保持されている楽音データGDが供給され、加算
入力Ａには上鍵盤１に関する第２の発音チヤンネ
ルの楽音データGDが供給される。しかし、この
例の場合、第１の発音チヤンネルがペダル鍵盤３
に関するものであるためレジスタ８Ｇには未だ楽
音データGDが記憶保持されていないので、加算
器８Ｅは上鍵盤１に関する第２の発音チヤンネル
の楽音データGDをそのまま出力する。そして、
この楽音データGDはセレクタ８Ｆを介してレジ
スタ８Ｇに保持される。 次に、第３の発音チヤンネルの楽音データGD
も上鍵盤１に関するものである場合、レジスタ８
Ｇには上鍵盤１に関する第２の発音チヤンネルの
楽音データGDがすでに記憶保持されているた
め、加算器８Ｅは第２の発音チヤンネルおよび第
３の発音チヤンネルの両楽音データGDの加算値
を出力する。この２つの楽音データGDの加算値
はセレクタ８Ｆを介してレジスタ８Ｇに供給さ
れ、このレジスタ８Ｇに保持される。この場合、
下鍵盤２、ペダル鍵盤３に関する累積回路系列の
レジスタ８Ｌ，８Ｑにおけるデータの保持は、そ
れぞれレジスタ８Ｌ，８Ｑの出力がアンドゲート
８Ｎ，８Ｓおよびセレクタ８Ｋ，８Ｐの選択入力
Ｂを介して自己の入力に帰還されることによつて
行なわれている。 このような動作が１２の楽音チヤンネルの各楽
音データGDのそれぞれについて同様に実行され
ることにより、各チヤンネルタイミングが一巡し
たチヤンネルにおいてはレジスタ８Ｇ，８Ｌおよ
び８Ｑには各鍵盤毎の楽音データGDの合計値
ΣGDU、ΣGDLおよびΣGDPが記憶保持される。こ
のようにして得られた鍵盤別の楽音データ
ΣGDU、ΣGDLおよびΣGDPは、ラツチ８Ｈ，８Ｍ
および８Ｒをそれぞれ介して第１図の楽音データ
選択回路９に供給される。そして、この楽音デー
タ選択回路９において所定の鍵盤に関する楽音デ
ータΣGDU、ΣGDL、ΣGDPが選択されて残響音付
加装置１０へ供給される。 第４図は残響音を付加すべき鍵盤の楽音データ
GDのみを累算する場合の楽音データアキユムレ
ータ８の具体例を示す回路図であつて、全ての鍵
盤１，２，３の押下鍵に関する楽音データGDの
合成楽音データΣGDを形成する累算回路系列は
第２図と同様に構成されている。一方、鍵盤別の
合成楽音データを形成する累算回路系列は１系列
のみ設けられ、鍵盤選択スイツチSWU，SWL，
SWPで指定された鍵盤の楽音データGDのみがセ
レクタ８Ｖで選択されて累算されるように構成さ
れている。すなわち、セレクタ８Ｖの選択入力Ａ
には加算器８Ｕの加算値が供給され、選択入力Ｂ
にはレジスタ８Ｗの出力値が換還されているが、
選択制御入力SAにはオアゲート８Ｚを介してス
イツチSWU，SWL，SWPの閉成に対応して上鍵
盤信号UC、下鍵盤信号LC、ペダル鍵盤信号PC
のいずれかが選択的に供給される。従つて、セレ
クタ８ＶはスイツチSWU，SWL，SWPの閉成に
よつて指定された鍵盤に関する発音チヤンネルの
タイミングにおいてのみ加算器８Ｕの加算値を選
択してレジスタ８Ｗに供給する。これによつて、
ラツチ８ＸからはスイツチSWU，SWL，SWPに
よつて選択された鍵盤（１つまたは複数）の押下
鍵に関する合成楽音データが得られる。 ところで、楽音信号発生回路６は高いサンプリ
ング周波数で各発音チヤンネルの楽音データGD
を形成するものであるが、残響音付加装置１１に
おいては楽音データGDの形成と同等のサンプリ
ング周波数で残響音の形成を行う必要はなく、例
えば楽音データGDを50KHzのサンプリング周波
数で形成する場合、その残響音の形成は25KHz程
度のサンプリング周波数で充分である。 そこで、第５図に示すように、楽音データ選択
回路９と残響音付加装置１１との間にサンプリン
グレート変換回路１６を設け、回路９によつて選
択した鍵盤別の合成楽音データΣGDU、ΣGDL、
ΣGDPのサンプリングレートを低くするようにし
ても良い。すなわち、50KHzのタイミング信号
T1を分周回路１６Ａにより1/2分周して25KHzの
サンプリングパルスTsを得、このサンプリング
パルスTsによりデイジタルフイルタ１６Ｂを通
過した楽音データをラツチ１６Ｃでサンプリング
ホールドし、このサンプルホールド出力を残響音
付加装置１１に供給するようにする。このように
することにより、残響音付加装置１１において残
響音を形成する場合のメモリ容量を小さくするこ
とができる。なお、デイジタルフイルタ１６Ｂは
サンプリングレートを変換する際の折り返しノイ
ズ成分を除去するためのものであり、楽音信号の
周波数帯域によつては不要な場合もある。 第６図はこの発明に用いる残響音付加装置１１
の一実施例を示すブロツク図、第７図はこの実施
例の構成を機能的に表わした機能ブロツク図、第
８図および第９図はデイジタルメモリを用いて所
望の遅延時間の残響音を発生させるための遅延回
路の基本的構成を示すブロツク図である。 説明の便宜上、まず第８図および第９図に示す
遅延回路の基本的構成およびその動作を説明し、
次に第７図の機能ブロツク図により残響音の形成
過程を説明し、その次に第６図に示す実施例の具
体的構成および動作を説明する。 デイジタルメモリを用いた遅延回路の基本構成 デイジタルメモリに対し所定のサンプリング周
期T0で順次サンプリングした入力楽音信号の楽
音データGD（ｔ）を時間経過に従つて順次記憶
させるようにした場合、時刻（ｔ−ｉ）で記憶し
た楽音データGD（ｔ−ｉ）をｉ時間経過した時
刻ｔで読出すには、サンプリング時刻がｔのとき
のアドレス情報ADR（ｔ）に対し、ｉ時間の間に
変化したアドレス間隔ΔADRを次の第(1)式また
は第(2)式で示す如く加算または減算し、時刻（ｔ
−ｉ）におけるアドレス情報ADR（ｔ−ｉ）を求
め、このアドレス情報ADR（ｔ−ｉ）をデイジタ
ルメモリのアドレス入力に与えれば良い。 ADR（ｔ−ｉ）＝ADR（ｔ）＋ΔADR ……(1) ADR（ｔ−ｉ）＝ADR（ｔ）−ΔADR ……(2) これによつて、時刻（ｔ−ｉ）で記憶させた楽
音データGD（ｔ−ｉ）を ｉ＝ΔADR×T0 ……(3) で表わされるｉ時間遅れて読出すことができる。
すなわち、所望の遅延時間ｉに対応するアドレス
間隔ΔADRを遅延時間情報として与えれば、時
刻（ｔ−ｉ）で記憶させた楽音データGD（ｔ−
ｉ）をｉ時間遅れて読出すことができる。この場
合、上記第(1)式によつて時刻（ｔ−ｉ）における
アドレス情報ADR（ｔ−ｉ）を求めるものは、楽
音データGD（ｔ）を時間経過に伴つて高位アド
レスから低位アドレスへ向けて順位記憶させる場
合に適用される。また、第(2)式によるものは、楽
音データGD（ｔ）を低位アドレスから高位アド
レスへ向けて順次記憶させる場合に適用される。 従つて、遅延時間は、楽音データGD（ｔ）を
順次記憶するデイジタルメモリDMと、上記第(1)
式または第(2)式で示される読出し用のアドレス情
報ADR（ｔ−ｉ）を形成するアドレス情報発生回
路AGと、上記アドレス間隔ΔADRを遅延時間情
報DLDとして発生するデイレイレングスデータ
メモリDDMとが基本的に設けられる。 第８図はこのような考え方に基づく遅延回路の
一例を示すブロツク図であつて、デイジタルメモ
リDM、アドレス情報発生回路AG、デイレイレ
ングスデータメモリDDM、乗算器Ｍを備えてい
る。 デイジタルメモリDMは、第１０図のタイムチ
ヤートに示すように、サンプリングパルスTsに
従つて所定周期T0でサンプリングした楽音デー
タGD（ｔ）を「０」〜「９」の各アドレスに高
位アドレス「９」側から低位アドレス「０」に向
けて順に記憶するものであり、例えばRAM（ラ
ンダムアクセスメモリ）やシフトレジスタにより
構成される。 このデイジタルメモリDMにおける楽音データ
GD（ｔ）の書込みアドレスおよび読出しアドレ
スの指定は、アドレス情報発生回路AGによつて
行なわれる。すなわち、アドレス情報発生回路
AGはアドレスカウンタACと加算器ADとを備
え、サンプリング時刻の更新に伴つて値が更新さ
れる書込みアドレス情報ADR（ｔ）、ADR（ｔ＋
１）、ADR（ｔ＋２）、……ADR（ｔ＋ｉ）を形成
すると共に、前述の第(1)式で表わされる読出しア
ドレス情報ADR（ｔ−ｉ）を形成し、これらをデ
イジタルメモリDMのアドレス情報DM・ADRと
して出力する。すなわち、アドレスカウンタAC
は周期T0のサンプリングパルスTsをカウント
（ダウンカウント）し、そのカウント値を現在の
サンプリング時刻ｔにおける楽音データGD（ｔ）
の書込みアドレス情報ADR（ｔ）として出力し、
この情報ADR（ｔ）を加算器ADに供給する。一
方、デイレイレングスデータメモリDDMは所望
の遅延時間ｉに対応する時間情報DLD（ΔADR＝
ｉ／T0）を加算器ADの他の加算入力に供給す
る。すると、加算器ADは当該サンプリング時刻
ｔにおいて、まず前述の第(1)式で表わされる演算
を行いその演算値をｉ時間前の楽音データGD
（ｔ−ｉ）の読出しアドレス情報ADR（ｔ−ｉ）
として出力し、続いてアドレスカウンタACの出
力情報ADR（ｔ）をそのまま現在時刻ｔにおける
楽音データGD（ｔ）の書込みアドレス情報ADR
（ｔ）として出力する。 これによつて、デイジタルメモリDMからは、
時刻ｔにおいて、ｉ時間前の時刻（ｔ−ｉ）で記
憶させた楽音データGD（ｔ−ｉ）が読出される
と共に、現在時刻ｔにおける楽音データGD（ｔ）
がアドレス情報ADR（ｔ）で指定されるアドレス
に記憶される。 このようにしてデイジタルメモリDMからｉ時
間遅れて読出された楽音データGD（ｔ−ｉ）は、
乗算器Ｍにおいて振幅レベル制御用の係数Ｋが乗
算されてレベル制御された後出力される。このよ
うな動作は各サンプリング時刻毎に行なわれる。
この結果、入力楽音よりｉ時間遅れた残響音を発
生させることができる。この場合、１つのサンプ
リング時間において異なる複数の遅延時間情報
DLDを時分割で順次与えれば、同一サンプリン
グ時間内に遅延時間の異なる複数の残響音に関す
る情報を取り出すことができる。従つて、第８図
に示す遅延回路は、周囲の壁などの反射体への距
離の差によつて振幅レベルや遅延時間がランダム
に異なる複雑な残響特性の初期反射音を形成する
ために利用される。 第９図は遅延回路の他の例を示すブロツク図で
あつて、この例の遅延回路はアドレス情報発生回
路AGのアドレスカウンタACをプリセツト型の
ダウンカウンタで構成する。そしてアドレスカウ
ンタACに対して所望の遅延時間ｉに対応する遅
延時間情報DLDをプリセツトしてこのプリセツ
ト値（DLD）からダウンカウント動作させるこ
とにより、該アドレスカウンタACから出力され
るアドレス情報ADR（ｔ）、ADR（ｔ＋１）、……
ADR（ｔ＋ｉ）の繰り返し周期が遅延時間情報
DLDにより指定される遅延時間と一致するよう
にし、現在時刻ｔにおける楽音データGD（ｔ）
を記憶させるべきアドレスからｉ時間前に記憶さ
せた楽音データGD（ｔ−ｉ）を読出すようにし
たものである。 換言すれば、デイジタルメモリDMが第９図の
如く10語で構成される場合にはアドレス間隔の最
大値が「10」となるため、最大で10・T0時間遅
れた楽音データGD（ｔ−10）を読出すことが可
能であるが、所望の遅延時間ｉを例えば６・T0
とする場合、アドレスカウンタACの出力情報
DM・ADRを５、４、３、２、１、０、５、…
…０の繰り返しとし、デイジタルメモリDMにお
いて使用するアドレスの範囲を所望の遅延時間ｉ
（ｉ＝６・T0）に対応して縮小し、現在時刻ｔに
おいてサンプリングした楽音データGD（ｔ）を
書込もうとするアドレスを、ちようどｉ時間前の
楽音データGD（ｔ−ｉ）を書込んだアドレスに
一致させ、現在時刻ｔにおける楽音データGD
（ｔ）を書込むべきアドレスからｉ時間前に書込
んで楽音データGD（ｔ−ｉ）を読出すようにし
たものである。このために、この第９図の遅延回
路では、アドレスカウンタACの出力情報DM・
ADRが「０」から「９」に変化したことを検出
し、この検出信号によりデイレイレングスデータ
メモリDDMから出力されている時間情報DLDを
アドレスカウンタACにプリセツトする最大値検
出回路MXDが設けられている。 一方、この第９図の遅延回路は、現在時刻ｔに
おいてサンプリングした楽音データGD（ｔ）を
そのままデイジタルメモリDMに書込まず、ｉ時
間前の楽音データGD（ｔ−ｉ）を所定割合いで
帰還し、その帰還値Ｋ・GD（ｔ−ｉ）と現在時
刻ｔにおいてサンプリングした楽音データGD
（ｔ）との加算値を書込むようにしたものである。
このために、デイジタルメモリDMから読出され
たｉ時間前の楽音データGD（ｔ−ｉ）に係数Ｋ
を乗算してデイジタルメモリDMのデータ入力側
に帰還する乗算器Ｍと、乗算器Ｍの出力データ
Ｋ・GD（ｔ−ｉ）と現在時刻ｔの楽音データGD
（ｔ）とを加算し、その加算値「GD（ｔ）＋Ｋ・
GD（ｔ−ｉ）」をデイジタルメモリDMのデータ
入力に供給する加算器ADとが設けられている。 従つて、このように構成された遅延回路におい
ては、所望の遅延時間ｉを６・T0とする場合、
アドレスカウンタACには該カウンタACの出力情
報DA・ADRが「０」から最大値（この例では
「９」）に変化した時点で、 DLD＝６−１＝５ で表わされる遅延時間情報DLDがプリセツトさ
れる。これによつて、アドレスカウンタACはサ
ンプリング時刻の進行に伴つて（サンプリング周
期T0毎に）５、４、３、２、１、０、５、……
０という具合に変化するアドレス情報DM・
ADRを繰り返し出力するようになる。そして、
各サンプリング時刻においては、アドレス情報
DM・ADRで指定されるアドレスに記憶されて
いるｉ時間前の楽音データGD（ｔ−ｉ）がまず
読出され、続いてこの読出しアドレスと同一アド
レスに対しｉ時間前の楽音データGD（ｔ−ｉ）
と現在時刻ｔでサンプリングした楽音データGD
（ｔ）とを所定割合いで加算したデータ「GD
（ｔ）＋Ｋ・GD（ｔ−ｉ）」が書込まれる。 従つて、このように構成した遅延回路では、現
在のサンプリング時刻ｔにおける楽音データGD
（ｔ）の書込みアドレスとｉ時間前の楽音データ
GD（ｔ−ｉ）の読出しアドレスとが同一で、か
つｉ時間前の楽音データGD（ｔ−ｉ）が帰還さ
れているため、振幅レベルや遅延時間が規則的に
変化する残響音に関するデータを取り出すことが
できる。従つて、第９図に示す遅延回路は規則的
残響特性の残響音を発生するために用いられてい
る。 なお、楽音データに係数Ｋを乗算していくと、
最終的に得られる残響音に関するデータは元の楽
音データよりレベルが大きくなつてしまうため、
実際にはこの残響音に関するデータは減衰器を通
して残響音の出力部に導かれる。 この場合、係数Ｋを「−１＜Ｋ＜０」とするよ
うにすれば、減衰器を必要としない。 次に、第７図に示す機能ブロツク図を用いて残
響音の形成過程を説明する。 残響音の形成過程 まず、第７図の実施例における残響音の形成過
程は、振幅レベルおよび遅延時間がランダムに変
化する初期反射音を形成する過程と、この初期反
射音に続く、振幅レベルおよび遅延時間が規則的
に変化する残響音を形成する過程とに大別され
る。そして、ここではこれらの初期反射音および
残響音は互いに独立した遅延回路系列で形成する
ように構成されている。 第７図において、所定周期T0でサンプリング
した楽音データGD（ｔ）は第１の遅延回路系列
である初期反射音形成部１０００に供給される。 初期反射音形成部１０００は、第８図に示した
遅延回路を利用したもので、2048語の記憶アドレ
スを有するメモリＤ０と、現在のサンプリング時
刻ｔにおいて上記メモリＤ０から読出した互いに
遅延時間の異なるio時間（ｎ＝１〜10）前の10種
類の楽音データGD（ｔ−i1）、GD（ｔ−i2）、……
GD（ｔ−i10）に対して任意の振幅レベル制御用
係数Ko（ｎ＝１〜10）を乗算する乗算器Ｍ１〜Ｍ
１０と、これら乗算器Ｍ１〜Ｍ１０の乗算値出力
K1・GD（ｔ−i1）、K2・GD（ｔ−i2）、……K10・
GD（ｔ−i10）の総和10 〓n=1 Ko・GD（ｔ−io）を求め、
該総和10 〓n=1 Ko・GD（ｔ−io）を現在時刻ｔにおけ
る初期反射音の瞬時値ECH（ｔ）として出力する
加算器SUM１とから構成されている。 なお、加算器SUM１は、上記総和10 〓n=1 Ko・GD
（ｔ−io）を次のサンプリング時刻（ｔ＋１）ま
で一時記憶するレジスタＲ０を内蔵している。 このような構成の初期反射音形成部１０００に
おいて、現在時刻ｔでサンプリングされた楽音デ
ータGD（ｔ）は、メモリＤ０の2048語の記憶ア
ドレスのうち現在時刻ｔに対応したアドレスに書
込まれる。次に、加算器SUM１内のレジスタＲ
０には前回のサンプリング時刻（ｔ−１）におけ
る総和10 〓n=1 Ko・GD（ｔ−１−io）が記憶されてい
るため、このレジスタＲ０の内容がリセツトされ
る。次に、io時間前の10種類の楽音データGD（ｔ
−i1）〜GD（ｔ−i10）のうち、遅延時間i1の楽音
データＧ（ｔ−i1）をメモリＤ０から読出すため、
遅延時間i1に対応するメモリＤ０のアドレスが指
定され、該アドレスからi1時間前にサンプリング
した楽音データGD（ｔ−i1）が読出される。この
場合、i1時間前の楽音データGD（ｔ−i1）を読出
すためのアドレスは前述した第(1)式によつて求め
られる。 このようにして読出されて遅延時間i1の楽音デ
ータGD（ｔ−i1）は、乗算器Ｍ１に入力されこの
乗算器Ｍ１において遅延時間i1の第１反射音
ECH1に対応する振幅レベル制御用の係数K1と乗
算される。そして、その乗算値K1・GD（ｔ−i1）
は加算器SUM１に入力され、レジスタＲ０の現
在値と加算され、その加算値はレジスタＲ０に再
び記憶される。この場合、レジスタＲ０の内容
は、現在時刻ｔの楽音データGD（ｔ）の書込み
の直後にリセツトされているため、この時レジス
タＲ０に書込まれる内容はデータK1・GD（ｔ−
i1）となる。 このようにして、遅延時間i1の楽音データGD
（ｔ−i1）の読出し処理およびレベル制御処理が
終了すると、すなわち第１反射音ECH1に関する
処理が終了すると、次に遅延時間i2の第２反射音
ECH2に関する楽音データGD（ｔ−i2）の読出し
処理およびレベル制御処理が第１反射音ECH1の
形成処理と同様にして行なわれる。この結果、加
算器SUM１内のレジスタＲ０には、第１反射音
ECH1に関するデータK1・GD（ｔ−i1）と第２反
射音ECH2に関するデータK2・GD（ｔ−i2）との
加算値「K1・GD（ｔ−i1）＋K2・GD（ｔ−i2）」が
記憶される。 このような処理は第３反射音ECH3〜第10反射
音ECH10についても同様に行なわれる。この結
果、レジスタＲ０には第１反射音ECH1〜第10反
射音ECH10に関する楽音データK1・GD（ｔ−i1）
〜K10・GD（ｔ−i10）の総和10 〓n=1 Ko・GD（ｔ−io）
が記憶される。そして、この総和10 〓n=1 Ko・GD（ｔ
−io）は第１反射音ECH1〜第10反射音ECH10か
らなる初期反射音の瞬時値ECH（ｔ）としてスイ
ツチ回路SWを介して出力される。 スイツチ回路SWは、次の第１表に示すよう
に、１サンプリング周期T0内の初期反射音の形
成処理時間TaにおいてはレジスタＲ０の出力を
選択出力し、初期反射音の形成処理後の時間Tb
においては第２の遅延回路系列の出力を選択出力
するものである。
【表】
このスイツチ回路SWによつて選択出力される
データECH（ｔ）は、第１図のDA変換器１２に
おいてアナログ信号に変換された後サウンドシス
テム１４に加えられ、入力楽音に対する初期反射
音として発音される。 従つて、第１反射音ECH1〜第10反射音ECH10
の遅延時間ioおよび振幅レベル制御用の係数Koを
それぞれ異ならせることにより、第１１図に示す
ように振幅レベルおよび遅延時間がランダムに変
化する初期反射音を得ることができる。 ここで、入力楽音のサンプリング周期T0を0.04
ｍｓ（25KHz）とした場合、現在時刻ｔの楽音デ
ータGD（ｔ）の書込みアドレスADR（ｔ）より例
えば1626語離れたアドレスに記憶されている楽音
データGD（ｔ−1626）を読出した場合、その遅
延時間ｉは ｉ＝1626×0.04≒65ｍｓ となり、入力楽音より約65ｍｓ遅れた初期反射音
ECHoを発生させることができる。 一方、入力楽音を所定周期T0でサンプリング
した楽音データGD（ｔ）は、初期反射音発生後
の残響音を形成する第２の遅延回路系列にも供給
される。 この第２の遅延回路系列は、楽音データGD
（ｔ）をｊ時間遅らせてバンドパスフイルタBPF
に供給する遅延用のメモリＤ１０と、このメモリ
Ｄ１０から供給される遅延時間ｊの楽音データ
GD（ｔ−ｊ）の所定周波数帯域成分のみを通過
させるローパスフイルタLPFおよびハイパスフ
イルタHPFとから成るデイジタル型のバンドパ
スフイルタBPFと、該バンドパスフイルタBPF
を通過した楽音データGD（ｔ−ｊ）に基づき遅
延時間間隔の粗い残響音データRVD1を形成する
櫛型フイルタ構成の第１残響音形成部２０００
と、前記残響音データRVD1に基づき遅延時間間
隔が密な残響音データRVD2を形成するオールパ
スフイルタ構成の第２残響音形成部３０００とか
ら構成されている。 このような構成において、現在時刻ｔの楽音デ
ータGD（ｔ）は、メモリＤ１０における2048語
の記憶アドレスのうち現在時刻ｔに対応したアド
レスADR（ｔ）に書込まれる。次に、メモリＤ１
０に記憶した楽音データGD（ｔ）のうち、ｊ時
間前のデータGD（ｔ−ｊ）を読出すため、遅延
時間ｊに対応するメモリＤ１０のアドレスが指定
され、該アドレスからｊ時間前にサンプリングし
た楽音データGD（ｔ−ｊ）が読出される。この
場合、ｊ時間前の楽音データGD（ｔ−ｊ）を読
出すためのアドレスは、初期反射音の形成の場合
と同様に、前述した第(1)式によつて求められる。
そして、ここでの遅延時間ｊは第10反射音ECH10
に関する遅延時間i10よりやや大きく（ｊ＞i10）
設定されている。 このようにしてメモリＤ１０から読出された遅
延時間ｊの楽音データGD（ｔ−ｊ）はローパス
フイルタLPFの乗算器Ｍ１１に入力され、ここ
において所定の係数K11と乗算される。そして、
その乗算値K11・GD（ｔ−ｊ）はレジスタＲ１に
一時記憶される。次に、１語の記憶アドレスを有
するメモリSD０から１サンプリング時間（１・
T0）前に書込まれた楽音データGD（ｔ−ｊ−１）
が読出され、このデータGD（ｔ−ｊ−１）に所
定の係数K12が乗算器Ｍ１２において乗算され
る。次に、乗算器Ｍ１２の乗算値出力K12・GD
（ｔ−ｊ−１）とレジスタＲ１に一時記憶されて
いるｊ時間前の楽音データK11・GD（ｔ−ｊ）と
が加算され、その加算値「K12・GD（ｔ−ｊ−
１）＋K11・GD（ｔ−ｊ）」は再レジスタＲ１に一
時記憶されると共に、レジスタＲ２にも一時記憶
される。次に、現在時刻ｔより１サンプリング時
間（１・T0）前に書込まれた楽音データGD（ｔ
−ｊ−１）がメモリSD０から再び読出され、こ
のデータGD（ｔ−ｊ−１）に所定の係数K13が乗
算器Ｍ１３において乗算される。そして、この乗
算値K13・GD（ｔ−ｊ−１）はレジスタＲ２にに
一時記されている値「K12・GD（ｔ−ｊ−１）＋
K11・GD（ｔ−ｊ）」と加算され、その加算値 K12・GD（ｔ−ｊ−１）＋K11・GD（ｔ−ｊ） ＋K13・GD（ｔ−ｊ−１） はレジスタＲ２に再び一時記憶される。次に、レ
ジスタＲ１に一時記憶されている値「K12・GD
（ｔ−ｊ−１）＋K11・GD（ｔ−ｊ）」を次のサン
プリング周期（ｔ＋１）で使用するため、この値
「K12・GD（ｔ−ｊ−１）＋K11・GD（ｔ−ｊ）」が
メモリSD０に書込まれる。 このような動作が各サンプリング周期T0毎に
行なわれることにより、ローパスフイルタLPF
のレジスタＲ２からは所定帯域の高周波成分を除
去したｊ時間前の楽音データGD（ｔ−ｊ）が出
力され、この楽音データGD（ｔ−ｊ）はハイパ
スフイルタHPFに送られる。 すると、ハイパスフイルタHPFでは、ローパ
スフイルタLPFの場合と同様にしてｊ時間前の
楽音データGD（ｔ−ｊ）から所定帯域の低周波
成分の除去が行なわれる。 すなわち、ローパスフイルタLPFのレジスタ
Ｒ２の出力データGD（ｔ−ｊ）は乗算器Ｍ１４
に入力され、この乗算器Ｍ１４において所定の係
数K14と乗算される。そして、その乗算値K14・
GD（ｔ−ｊ）はレジスタＲ３に一時記憶される。
次に、１語の記憶アドレスを有するメモリSD１
からサンプリング時間（１・T0）前に書込まれ
た楽音データGD（ｔ−ｊ−１）が読出され、こ
のデータGD（ｔ−ｊ−１）に所定の係数K15が乗
算器Ｍ１５において乗算される。次に、乗算器Ｍ
１５から得られた乗算値K15・GD（ｔ−ｊ−１）
はレジスタＲ３に一時記憶されているｊ時間前の
楽音データK14・GD（ｔ−ｊ）と加算され、その
加算値「K14・GD（ｔ−ｊ）＋K15・GD（ｔ−ｊ−
１）」はレジスタＲ３に一時記憶されると共に、
レジスタＲ４にも一時記憶される。次に、現在時
刻ｔより１サンプリング時間（１・T0）前に書
込まれたデータGD（ｔ−ｊ−１）がメモリSD１
から再び読出され、この読出しデータGD（ｔ−
ｊ−１）に所定の係数K16が乗算器Ｍ１６におい
て乗算される。そして、この乗算値K16・GD（ｔ
−ｊ−１）はレジスタＲ４に一時記憶されている
値「K14・GD（ｔ−ｊ）＋K15・GD（ｔ−ｊ−１）」
と加算され、その加算値 K16・GD（ｔ−ｊ−１）＋K14・GD（ｔ−ｊ） ＋K15・GD（ｔ−ｊ−１） はレジスタＲ４に一時記憶される。次に、レジス
タＲ３に一時記憶されている値「K14・GD（ｔ−
ｊ）＋K15・GD（ｔ−ｊ−１）」を次のサンプリン
グ周期（ｔ＋１）で使用するため、この値
「K14・GD（ｔ−ｊ）＋K15・GD（ｔ−ｊ−１）」が
メモリSD１に書込まれる。 このような動作がサンプリング周期T0毎に行
なわれることにより、ハイパスフイルタHPFの
レジスタＲ４からは所定帯域の低周波成分を除去
したｊ時間前の楽音データGD（ｔ−ｊ）が出力
される。 なお、ローパスフイルタLPFのレジスタＲ１
は、該レジスタの内容をメモリSD０に書込んだ
後は次のサンプリング周期まで使用しないので、
ハイパスフイルタHPFのレジスタＲ３と共用す
ることができる。 このようにして、バンドパスフイルタBPFに
おいて所定帯域の低周波成分および高周波成分の
除去されたｊ時間前の楽音データGD（ｔ−ｊ）
は第１残響音形成部２０００に入力される。 第１残響音形成部２０００は、遅延時間の異な
る櫛型フイルタ構成の遅延回路２０００Ａ，２０
００Ｂ，２０００Ｃが並列に設けられている。３
個の遅延回路２０００Ａ，２０００Ｂ，２０００
Ｃを並列に設けているのは、櫛型フイルタ構成の
遅延回路の周波数特性が単独の場合には第１２図
の記号Ａ，Ｂ，Ｃで示す如く波状となつてしまう
のでこれを平坦化するためである。すなわち、遅
延時間の異なる３個の遅延回路２０００Ａ，２０
００Ｂ，２０００Ｃを並列に設けることにより、
全体としての周波数特性を第１２図の記号Ｄで示
すように平坦化することができる。この場合、平
坦化の度合いは遅延回路の並列接続数を増加する
ほど良くなる。 この実施例では、遅延回路２０００Ａの遅延時
間が最も長く、次に遅延回路２０００Ｂの遅延時
間が長く、遅延回路２０００Ｃの遅延時間が最も
短く設定されている。そして、各遅延回路２００
０Ａ，２０００Ｂ，２０００Ｃは遅延時間の設定
が異なるのみで、その構成は全て同一である。従
つて、図においては、回路２０００Ｂおよび２０
００Ｃについては乗算器、レジスタ、メモリの番
号を示すのみで、遅延回路２０００Ａのみを詳細
に図示している。 このような構成の第１残響音形成部２０００に
おいて、バンドパスフイルタBPFを通過したｊ
時間前の楽音データGD（ｔ−ｊ）には、まず乗
算器Ｍ１７において振幅レベル制御用の係数K17
が乗算される。そして、その乗算値K17・GD（ｔ
−ｊ）は乗算器Ｍ１７内のレジスタＲ５に一時記
憶される。次に、2048語の記憶アドレスを有する
メモリＤ１にx1時間前に書込まれた楽音データ
GD（ｔ−x1）を読出すため、遅延時間x1に対応
するメモリＤ１のアドレスが指定される。これに
よつて、メモリＤ１からx1時間前の楽音データ
GD（ｔ−x1）が読出される。そして、この楽音
データGD（ｔ−x1）は加算器SUM２に供給され、
この加算器SUM２において他のメモリＤ２，Ｄ
３の出力データおよび遅延回路２０００Ｂ，２０
００ＣのメモリＤ４〜Ｄ６，Ｄ７〜Ｄ９の出力デ
ータと加算され、該加算器SUM２内のレジスタ
Ｒ１１に一時記憶される。この場合、メモリＤ１
〜Ｄ９の読出し動作はメモリＤ１からＤ９まで順
に時分割で行なわれるようになつており、メモリ
Ｄ１の読出し動作時には他のメモリＤ２〜Ｄ９か
らはデータが出力されていない。このため、加算
器SUM２内のレジスタＲ１１への書込み内容は、
メモリＤ１から読出されたデータGD（ｔ−x1）
となる。 一方、メモリＤ１から読出された楽音データ
GD（ｔ−x1）は乗算器Ｍ１８において振幅レベ
ル制御用の係数K18が乗算された後メモリＤ１の
入力側に帰還される。そして、この乗算値K18・
GD（ｔ−x1）は現在時刻ｔにおいてレジスタＲ
５に一時記憶させたデータK17・GD（ｔ−ｊ）と
加算され、その加算値 K17・GD（ｔ−ｊ）＋K18・GD（ｔ−x1） はレジスタＲ６に一時記憶される。次に、レジス
タＲ６に記憶された楽音データ「K17・GD（ｔ−
ｊ）＋K18・GD（ｔ−x1）」は、x1時間前の楽音デ
ータGD（ｔ−x1）が記憶されていたアドレスと
同一アドレスに書込まれる。この後、レジスタＲ
６の内容はリセツトされる。レジスタＲ６の内容
をリセツトするのは、このレジスタＲ６を次の段
階でメモリＤ２の系統の処理に兼用してるためで
ある。 このようにしてメモリＤ１の系統の処理が終了
すると、次にメモリＤ２の系統の処理が同様にし
て行なわれる。 すなわち、2048語のアドレスを有するメモリＤ
２にx2時間前に書込まれた楽音データGD（ｔ−
x2）を読出すため、遅延時間x2に対応するメモリ
Ｄ２のアドレスが指定される。これによつて、メ
モリＤ２からx2時間前にサンプリングした楽音デ
ータGD（ｔ−x2）が読出される。そして、この
楽音データGD（ｔ−x2）は加算器SUM２におい
てレジスタＲ１１の内容（メモリＤ１から読出さ
れた内容）GD（ｔ−x1）と加算され、その加算
値「GD（ｔ−x1）＋GD（ｔ−x2）」はレジスタＲ
１１に一時記憶される。 一方、メモリＤ２から読出された楽音データ
GD（ｔ−x2）は乗算器Ｍ１９において振幅レベ
ル制御用の係数K18が乗算された後、メモリＤ２
の入力側に帰還される。そして、その乗算値
K19・GD（ｔ−x2）はレジスタＲ５に一時記憶さ
れている値K17・GD（ｔ−ｊ）と加算され、その
加算値「K17・GD（ｔ−ｊ）＋K19・GD（ｔ−x2）」
はレジスタＲ６に一時記憶される。このレジスタ
Ｒ６に記憶されたデータ「K17・GD（ｔ−ｊ）＋
K19・GD（ｔ−x2）」は、x2時間前のデータGD
（ｔ−x2）が記憶されていたアドレスと同一アド
レスに記憶される。この後、レジスタＲ６の内容
はリセツトされる。 次に、メモリＤ３の系統の処理がメモリＤ２の
系統の処理と同様にして行なわれる。 従つて、メモリＤ１〜Ｄ３の系統の処理を終了
した段階では、メモリＤ３の系統の遅延時間をx3
とすると、レジスタＲ１１に記憶される内容は、 GD（ｔ−x1）＋GD（ｔ−x2）＋GD（ｔ−x3） となり、またメモリＤ３に記憶される内容は K17・GD（ｔ−ｊ）＋K20・GD（ｔ−x3） となる。 このような処理は遅延回路２０００Ｂ，２００
０Ｃにおいても同様に行なわれる。 従つて、遅延回路２０００ＢにおけるメモリＤ
４，Ｄ５，Ｄ６の各系統の遅延時間をそれぞれ
x4、x5、x6とし、また遅延回路２０００Ｃにおけ
るメモリＤ７，Ｄ８，Ｄ９の各系統の遅延時間を
それぞれx7、x8、x9とすると、遅延時間２０００
Ａ〜２０００Ｃの全ての処理を終了した段階にお
けるレジスタＲ１１の内容は、 RVD1＝9 〓 〓n=1 GD（ｔ−xo）＝GD（ｔ−x1）＋GD（ｔ−x2）＋GD（
ｔ−x3） ＋GD（ｔ−x4）＋GD（ｔ−x5）＋GD（ｔ−x6）＋GD
（ｔ−x7）＋GD（ｔ−x8）＋GD（ｔ−x9） となる。この結果、初期反射音に続き、第１３図
に示すように遅延時間間隔が粗く、そして振幅レ
ベルおよび遅延時間が規則的に変化する残響音が
得られる。なお、第１３図においては、時間関係
が複雑になるため、遅延回路２０００Ａについて
のみの残響音を図示している。 以上のようにして形成された遅延時間間隔の粗
い残響音データRVD1は、第２残響音形成部３０
００に入力される。 第２残響音形成部３０００は、周波数特性が平
坦なオールパス型フイルタ構成の遅延回路３００
０Ａ，３０００Ｂ，３０００Ｃが直列に設けられ
ている。 ３個の遅延回路３０００Ａ，３０００Ｂ，３０
００Ｃを直列に設けているのは、第１残響音形成
部２０００において得られた残響音データRVD1
より密な遅延時間間隔の残響音データRVD2を形
成するためである。従つて、この第２残響音形成
部３０００における各遅延回路３０００Ａ，３０
００Ｂ，３０００Ｃの遅延時間は、第１残響音形
成部２０００における各遅延回路２０００Ａ，２
０００Ｂ，２０００Ｃの遅延時間よりも短く設定
される。そして、各遅延回路３０００Ａ，３００
０Ｂ，３０００Ｃは遅延時間の設定が異なるのみ
でその構成は全て同じである。従つて、図におい
ては、遅延回路３０００Ｂ，３０００Ｃについて
は乗算器、レジスタ、メモリの番号を示すのみ
で、遅延回路３０００Ａについてのみ群細構成を
示している。 まず、第１残響音形成部２０００から出力され
る残響音データRVD1は遅延回路３０００Ａのレ
ジスタＲ１２に供給されるが、このデータRVD1
をレジスタＲ１２に記憶させる前に、まず512語
の記憶アドレスを有するメモリMD０にy1時間前
に書込まれたデータRVD1（ｔ−y1）を読出すた
め、遅延時間y1時間に対応するメモリMD０のア
ドレスが指定される。これによつて、メモリMD
０からy1時間前に書込まれたデータRVD1（ｔ−
y1）が読出される。次に、このデータRVD1（ｔ
−y1）には乗算器Ｍ３０において、振幅レベル制
御用の係数K30が乗算され、その乗算値K30・
RVD1（ｔ−y1）はメモリMD０の入力側に帰還さ
れる。そして、次にこの帰還データK30・RVD1
（ｔ−y1）と第１残響音形成部２０００から現在
時刻ｔに供給されるデータRVD1（ｔ）と加算さ
れ、その加算値「RVD1（ｔ）＋K30・RVD1（ｔ−
y1）」はレジスタＲ１２に一時記憶される。次に、
遅延時間y1に対応するメモリMD０のアドレスが
再び指定され、メモリMD０からy1時間前に書込
まれたデータRVD1（ｔ−y1）が再び読出され、
その読出しデータRVD1（ｔ−y1）がレジスタＲ
１３に一時記憶される。次に、レジスタＲ１２に
一時記憶されたデータ「RVD1（ｔ）＋K30・
RVD1（ｔ−y1）」と振幅レベル制御用の定数K29
とが乗算器Ｍ２９において乗算される。そして、
その乗算値 K29・｛RVD1（ｔ）＋K30・RVD1（ｔ−y1）｝ はレジスタＲ１３に一時記憶されている値RVD1
（ｔ−y1）と加算され、その加算値 RVD1（ｔ−y1）＋K29・｛RVD1（ｔ） ＋K30・RVD1（ｔ−y1）｝ はレジスタＲ１３に一時記憶される。次に、レジ
スタＲ１２に一時記憶されているデータ「RVD
（ｔ）＋K30・RVD1（ｔ−y1）」を現在時刻ｔより
y1時間遅れたサンプリング時刻（ｔ＋y1）におい
て使用するため、該データ「RVD1（ｔ）＋K30・
RVD1（ｔ−y1）」はy1時間前のデータRVD1（ｔ−
y1）が記憶されていたアドレスと同一アドレスに
書込まれる。 このようにして遅延回路３０００Ａによる処理
が終了すると、レジスタＲ１３に記憶されたデー
タ RVD1（ｔ−y1）＋K29・｛RVD1（ｔ） ＋K30・RVD1（ｔ−y1）｝ は遅延回路３０００Ｂに送られ、この遅延回路３
０００Ｂにおいて回路３０００Ａの場合と同様の
処理が行なわれる。 ここで、遅延回路３０００Ａ，３０００Ｂ，３
０００Ｃの出力データをRVD2A、RVD2B、
RVD2Cで表わし、回路３０００Ｂの遅延時間を
y2、回路３０００Ｃの遅延時間をy3とすると、回
路３０００Ａ，３０００Ｂ，３０００Ｃのレジス
タＲ１３，Ｒ１５，Ｒ１７の出力データは次の第
(4)式〜第(6)式によつて表わされる。 RVD2A＝RVD1（ｔ−y1）＋K29・｛RVD1（ｔ）＋K30
・RVD1（ｔ−y1）｝ RVD2A＝RVD1（ｔ−y1）＋K29・｛RVD1（ｔ）＋K30
・RVD1（ｔ−y1）｝ RVD2B＝RVD2A（ｔ−y2）＋K31・｛RVD2A（ｔ）＋K32・R
VD2A（ｔ−y2）｝ RVD2A＝RVD1（ｔ−y1）＋K29・｛RVD1（ｔ）＋K30
・RVD1（ｔ−y1）｝ RVD2B＝RVD2A（ｔ−y2）＋K31・｛RVD2A（ｔ）＋K32・R
VD2A（ｔ−y2）｝ RVD2C＝RVD2B（ｔ−y3）＋K33・｛RVD2B（ｔ）＋K34・R
VD2B（ｔ−y3）｝……(4) ……(5) ……(6) そして、遅延回路３０００Ｃの出力データ
RVD2Cは初期反射音に続く残響音を発生させる
ためのデータとしてスイツチ回路SWを経由して
出力される。 ここで、各遅延回路３０００Ａ，３０００Ｂ，
３０００Ｃの遅延時間を、 y1＞y2＞y3 の関係に設定した場合、第１４図に示すように遅
延時間間隔の密な残響音を形成することができ
る。すなわち、遅延回路３０００Ａは第１残響音
形成部２０００で形成された遅延時間間隔の粗い
残響音データRVD1に基づき、第１残響音形成部
２０００の遅延時間間隔よりも短い時間間隔y1で
第１の残響音データRVD2Aを形成し、遅延回路
３０００Ｂは回路３０００Ａの遅延時間間隔y1よ
りもさらに短い時間間隔y2で第２の残響音データ
RVD2Bを形成する。このため、遅延回路３００
０Ａ〜３０００Ｃにおける残響音の形成処理が進
行するに伴つて遅延時間間隔の密な残響音が形成
されるようになる。 なお、遅延回路３０００Ａ，３０００Ｂ，３０
００ＣにおけるレジスタＲ１２，Ｒ１４，Ｒ１６
は、自己の回路に関する処理が終了した後は次の
サンプリング周期まで使用しないので、時分割的
に共用することができる。 次に、第６図に示す実施例の具体的構成および
動作について説明する。なお、以下の説明では、
第６図に示す装置が上述した第８図の機能にした
がつて残響音の形成を行なうものとして述べる。 実施例の具体的構成 第６図に示す実施例の残響音付加装置は、大別
すると、記憶部１９、時間情報発生部２０、アド
レス情報発生部３０、演算部４０とから構成され
ている。 記憶部１９は、第９図における遅延用のデイジ
タルメモリDMに相当するもので、ここでは複数
のメモリブロツクを有するデータメモリ１９０と
ラツチ１９１とから構成されている。データメモ
リ１９０においては、複数のメモリブロツクを利
用して、第１５図に示すように、１語（16ビツ
ト）のメモリSD０〜SD１５と、512語（１語は
16ビツト）のメモリMD０〜MD１５と、2048語
（１語は16ビツト）のメモリＤ０〜Ｄ１５が設け
られている。そして、このメモリSD０〜SD１
５，MD０〜MD１５，Ｄ０〜Ｄ１５に記憶すべ
きデータは演算部４０から与えられ、データの記
憶アドレスおよび読出しアドレスはアドレス情報
発生部３０から出力されるアドレス情報DM・
ADRによつて指定され、また各メモリSD０〜Ｄ
１５から読出されたデータはラツチ１９１を介し
て演算部４０に供給される構成になつている。 時間情報発生部２０は第９図におけるデイレイ
レングスデータメモリDDMに相当するものであ
り、パラメータ指定回路２００とデイレイレング
スデータメモリ２０１とを備え、ここではデイレ
イレングスデータメモリ２０１はパラメータ指定
回路２００からの指示により、残響特性の異なる
８種類の残響音（初期反射音も含む）それぞれに
対応して各データ遅延用のメモリＤ０〜Ｄ１５，
MD０〜MD１５に関する遅延時間情報DLDm
〔ｎ〕（ｎ：D0〜D15、MD0〜MD15のメモリを
指示、ｍ：１〜８の種類を指示）のうちいずれか
１つの種類を選択的に出力するように構成されて
いる。すなわち、デイレイレングスデータメモリ
２０１は、第１６図に示すように、データ遅延用
のメモリＤ０〜Ｄ１５，MD０〜MD１５それぞ
れに対応したメモリブロツクMB（Ｄ０）〜MB
（Ｄ１５）、MB（MD０）〜MB（MD１５）を備
え、この各メモリブロツクMB（Ｄ０）〜MB
（MD１５）はそれぞれ上述した８種類の残響音
に対応して８つの記憶アドレス「０」〜「７」を
有し、各メモリブロツクMB（Ｄ０）〜MB（MD
１５）の各記憶アドレス「０」〜「７」にはそれ
ぞれ異なる遅延時間情報DLD1〔Ｄ０〕〜DLD8
〔Ｄ０〕、DLD1〔Ｄ１〕〜DLD8〔Ｄ１〕、……
DLD1〔Ｄ１５〕〜DLD8〔Ｄ１５〕、DLD1〔MD０〕
〜DLD8〔MD０〕、……DLD1〔MD１５〕〜DLD8
〔MD１５〕が予め記憶されている。そして、発
生すべき残響音の残響特性を指示する３ビツト構
成のパラメータ指定情報PSLが下位アドレス情報
としてパラメータ指定回路２００から供給され、
さらにメモリMD０〜MD１５，Ｄ０〜Ｄ１５の
メモリ番号「０〜15」を指定する４ビツト構成の
メモリ番号情報DLo（ｎ：０〜15）およびメモリ
の種別「Ｄ、MD、SD」を指定する２ビツト構
成のメモリ種別情報DLk（ｋ：Ｄ、MD、SD）が
上位アドレス情報としてアドレス情報発生部３０
から供給されると、情報DLoおよびDLkで指定さ
れるメモリブロツク（MB（Ｄ０）〜MB（MD１
５）のうち１つ）のうち、情報PSLで指定される
記憶アドレス（「０」〜「７」のうち１つ）に記
憶されている遅延時間情報DLDm〔ｎ〕が読出さ
れ、パラメータ指定回路２００で指定した所望の
残響特性の残響音の遅延時間関係を規定する情報
としてアドレス情報発生部３０へ供給される。な
お、メモリSD０〜SD１５については、遅延時間
が固定（１・T0）であるため、このメモリSD０
〜SD１５に対する遅延時間情報は必要としない。
また、パラメータ指定回路２００からは、パラメ
ータ指定情報PSLとともに、８種類の残響音を形
成するための制御プログラムのうち所望の制御プ
ログラムの１つを選択する３ビツト構成のプログ
ラム選択情報PSGが出力される。 次に、アドレス情報発生部３０は、時間情報発
生部２０から出力される遅延時間情報DLDm〔ｎ〕
およびプログム選択情報PGSと、制御プログラ
ムの１ステツプの周期を定めるマスタクロツクパ
ルスφ0とに基づき、所望の残響特性の残響音を
形成するためのデータメモリ１９０に対するアド
レス情報DM・ADRを発生すると共に、各部回
路の動作を制御する各種の制御信号を発生するも
のであり、プログラムメモリ３００、プログラム
カウンタ３０１、プログラムデコードメモリ３０
２、制御信号出力レジスタ３０３、セレクタ３０
４、アドレスカウンタ３０５、ラツチ３０６、減
算回路３０７、最大値検出回路３０８、アドレス
情報出力回路３０９とを備えている。 プログラムメモリ３００には、８種類の残響特
性の残響音を形成するために８種類の制御プログ
ラムが予め記憶されており、どの種類の制御プロ
グラムを出力すべきかはパラメータ指定回路２０
０からのプログラム選択情報PGSによつて指定
される。そして、指定された制御プログラムの内
容はマスタクロツクパルスφ0をカウントするプ
ログラムカウンタ３０１の出力情報PCによつて
１ステツプ毎に順次読出される。 この場合、第７図で説明した初期反射音形成部
１、バンドパスフイルタBPF、第１残響音形成
部２０００、第２残響音形成部３０００の全ての
処理を１サンプリング周期（T0）内で終了させ
るために、サンプリング周波数を25KHz、マスタ
クロツクパルスφ0の周波数を4.8MHzとすると、
１つの制御プログムのステツプ数は4800／25＝192以 内で構成され、この192ステツプの制御プログラ
ム内容が各サンプリング周期T0毎に実行される。
そして、各ステツプにおける制御プログラムとし
ては、第２表に示すように、１ステツプが16ビツ
トの情報から成るタイプ１、タイプ２、タイプ３
の３種類の内容が準備されており、初期反射音の
形成、フイルタ処理、残響音の形成はこれら３種
類の制御プログラムの出力順序および各ビツト情
報の内容を適宜組合せることによつて行なわれ
る。
データECH（ｔ）は、第１図のDA変換器１２に
おいてアナログ信号に変換された後サウンドシス
テム１４に加えられ、入力楽音に対する初期反射
音として発音される。 従つて、第１反射音ECH1〜第10反射音ECH10
の遅延時間ioおよび振幅レベル制御用の係数Koを
それぞれ異ならせることにより、第１１図に示す
ように振幅レベルおよび遅延時間がランダムに変
化する初期反射音を得ることができる。 ここで、入力楽音のサンプリング周期T0を0.04
ｍｓ（25KHz）とした場合、現在時刻ｔの楽音デ
ータGD（ｔ）の書込みアドレスADR（ｔ）より例
えば1626語離れたアドレスに記憶されている楽音
データGD（ｔ−1626）を読出した場合、その遅
延時間ｉは ｉ＝1626×0.04≒65ｍｓ となり、入力楽音より約65ｍｓ遅れた初期反射音
ECHoを発生させることができる。 一方、入力楽音を所定周期T0でサンプリング
した楽音データGD（ｔ）は、初期反射音発生後
の残響音を形成する第２の遅延回路系列にも供給
される。 この第２の遅延回路系列は、楽音データGD
（ｔ）をｊ時間遅らせてバンドパスフイルタBPF
に供給する遅延用のメモリＤ１０と、このメモリ
Ｄ１０から供給される遅延時間ｊの楽音データ
GD（ｔ−ｊ）の所定周波数帯域成分のみを通過
させるローパスフイルタLPFおよびハイパスフ
イルタHPFとから成るデイジタル型のバンドパ
スフイルタBPFと、該バンドパスフイルタBPF
を通過した楽音データGD（ｔ−ｊ）に基づき遅
延時間間隔の粗い残響音データRVD1を形成する
櫛型フイルタ構成の第１残響音形成部２０００
と、前記残響音データRVD1に基づき遅延時間間
隔が密な残響音データRVD2を形成するオールパ
スフイルタ構成の第２残響音形成部３０００とか
ら構成されている。 このような構成において、現在時刻ｔの楽音デ
ータGD（ｔ）は、メモリＤ１０における2048語
の記憶アドレスのうち現在時刻ｔに対応したアド
レスADR（ｔ）に書込まれる。次に、メモリＤ１
０に記憶した楽音データGD（ｔ）のうち、ｊ時
間前のデータGD（ｔ−ｊ）を読出すため、遅延
時間ｊに対応するメモリＤ１０のアドレスが指定
され、該アドレスからｊ時間前にサンプリングし
た楽音データGD（ｔ−ｊ）が読出される。この
場合、ｊ時間前の楽音データGD（ｔ−ｊ）を読
出すためのアドレスは、初期反射音の形成の場合
と同様に、前述した第(1)式によつて求められる。
そして、ここでの遅延時間ｊは第10反射音ECH10
に関する遅延時間i10よりやや大きく（ｊ＞i10）
設定されている。 このようにしてメモリＤ１０から読出された遅
延時間ｊの楽音データGD（ｔ−ｊ）はローパス
フイルタLPFの乗算器Ｍ１１に入力され、ここ
において所定の係数K11と乗算される。そして、
その乗算値K11・GD（ｔ−ｊ）はレジスタＲ１に
一時記憶される。次に、１語の記憶アドレスを有
するメモリSD０から１サンプリング時間（１・
T0）前に書込まれた楽音データGD（ｔ−ｊ−１）
が読出され、このデータGD（ｔ−ｊ−１）に所
定の係数K12が乗算器Ｍ１２において乗算され
る。次に、乗算器Ｍ１２の乗算値出力K12・GD
（ｔ−ｊ−１）とレジスタＲ１に一時記憶されて
いるｊ時間前の楽音データK11・GD（ｔ−ｊ）と
が加算され、その加算値「K12・GD（ｔ−ｊ−
１）＋K11・GD（ｔ−ｊ）」は再レジスタＲ１に一
時記憶されると共に、レジスタＲ２にも一時記憶
される。次に、現在時刻ｔより１サンプリング時
間（１・T0）前に書込まれた楽音データGD（ｔ
−ｊ−１）がメモリSD０から再び読出され、こ
のデータGD（ｔ−ｊ−１）に所定の係数K13が乗
算器Ｍ１３において乗算される。そして、この乗
算値K13・GD（ｔ−ｊ−１）はレジスタＲ２にに
一時記されている値「K12・GD（ｔ−ｊ−１）＋
K11・GD（ｔ−ｊ）」と加算され、その加算値 K12・GD（ｔ−ｊ−１）＋K11・GD（ｔ−ｊ） ＋K13・GD（ｔ−ｊ−１） はレジスタＲ２に再び一時記憶される。次に、レ
ジスタＲ１に一時記憶されている値「K12・GD
（ｔ−ｊ−１）＋K11・GD（ｔ−ｊ）」を次のサン
プリング周期（ｔ＋１）で使用するため、この値
「K12・GD（ｔ−ｊ−１）＋K11・GD（ｔ−ｊ）」が
メモリSD０に書込まれる。 このような動作が各サンプリング周期T0毎に
行なわれることにより、ローパスフイルタLPF
のレジスタＲ２からは所定帯域の高周波成分を除
去したｊ時間前の楽音データGD（ｔ−ｊ）が出
力され、この楽音データGD（ｔ−ｊ）はハイパ
スフイルタHPFに送られる。 すると、ハイパスフイルタHPFでは、ローパ
スフイルタLPFの場合と同様にしてｊ時間前の
楽音データGD（ｔ−ｊ）から所定帯域の低周波
成分の除去が行なわれる。 すなわち、ローパスフイルタLPFのレジスタ
Ｒ２の出力データGD（ｔ−ｊ）は乗算器Ｍ１４
に入力され、この乗算器Ｍ１４において所定の係
数K14と乗算される。そして、その乗算値K14・
GD（ｔ−ｊ）はレジスタＲ３に一時記憶される。
次に、１語の記憶アドレスを有するメモリSD１
からサンプリング時間（１・T0）前に書込まれ
た楽音データGD（ｔ−ｊ−１）が読出され、こ
のデータGD（ｔ−ｊ−１）に所定の係数K15が乗
算器Ｍ１５において乗算される。次に、乗算器Ｍ
１５から得られた乗算値K15・GD（ｔ−ｊ−１）
はレジスタＲ３に一時記憶されているｊ時間前の
楽音データK14・GD（ｔ−ｊ）と加算され、その
加算値「K14・GD（ｔ−ｊ）＋K15・GD（ｔ−ｊ−
１）」はレジスタＲ３に一時記憶されると共に、
レジスタＲ４にも一時記憶される。次に、現在時
刻ｔより１サンプリング時間（１・T0）前に書
込まれたデータGD（ｔ−ｊ−１）がメモリSD１
から再び読出され、この読出しデータGD（ｔ−
ｊ−１）に所定の係数K16が乗算器Ｍ１６におい
て乗算される。そして、この乗算値K16・GD（ｔ
−ｊ−１）はレジスタＲ４に一時記憶されている
値「K14・GD（ｔ−ｊ）＋K15・GD（ｔ−ｊ−１）」
と加算され、その加算値 K16・GD（ｔ−ｊ−１）＋K14・GD（ｔ−ｊ） ＋K15・GD（ｔ−ｊ−１） はレジスタＲ４に一時記憶される。次に、レジス
タＲ３に一時記憶されている値「K14・GD（ｔ−
ｊ）＋K15・GD（ｔ−ｊ−１）」を次のサンプリン
グ周期（ｔ＋１）で使用するため、この値
「K14・GD（ｔ−ｊ）＋K15・GD（ｔ−ｊ−１）」が
メモリSD１に書込まれる。 このような動作がサンプリング周期T0毎に行
なわれることにより、ハイパスフイルタHPFの
レジスタＲ４からは所定帯域の低周波成分を除去
したｊ時間前の楽音データGD（ｔ−ｊ）が出力
される。 なお、ローパスフイルタLPFのレジスタＲ１
は、該レジスタの内容をメモリSD０に書込んだ
後は次のサンプリング周期まで使用しないので、
ハイパスフイルタHPFのレジスタＲ３と共用す
ることができる。 このようにして、バンドパスフイルタBPFに
おいて所定帯域の低周波成分および高周波成分の
除去されたｊ時間前の楽音データGD（ｔ−ｊ）
は第１残響音形成部２０００に入力される。 第１残響音形成部２０００は、遅延時間の異な
る櫛型フイルタ構成の遅延回路２０００Ａ，２０
００Ｂ，２０００Ｃが並列に設けられている。３
個の遅延回路２０００Ａ，２０００Ｂ，２０００
Ｃを並列に設けているのは、櫛型フイルタ構成の
遅延回路の周波数特性が単独の場合には第１２図
の記号Ａ，Ｂ，Ｃで示す如く波状となつてしまう
のでこれを平坦化するためである。すなわち、遅
延時間の異なる３個の遅延回路２０００Ａ，２０
００Ｂ，２０００Ｃを並列に設けることにより、
全体としての周波数特性を第１２図の記号Ｄで示
すように平坦化することができる。この場合、平
坦化の度合いは遅延回路の並列接続数を増加する
ほど良くなる。 この実施例では、遅延回路２０００Ａの遅延時
間が最も長く、次に遅延回路２０００Ｂの遅延時
間が長く、遅延回路２０００Ｃの遅延時間が最も
短く設定されている。そして、各遅延回路２００
０Ａ，２０００Ｂ，２０００Ｃは遅延時間の設定
が異なるのみで、その構成は全て同一である。従
つて、図においては、回路２０００Ｂおよび２０
００Ｃについては乗算器、レジスタ、メモリの番
号を示すのみで、遅延回路２０００Ａのみを詳細
に図示している。 このような構成の第１残響音形成部２０００に
おいて、バンドパスフイルタBPFを通過したｊ
時間前の楽音データGD（ｔ−ｊ）には、まず乗
算器Ｍ１７において振幅レベル制御用の係数K17
が乗算される。そして、その乗算値K17・GD（ｔ
−ｊ）は乗算器Ｍ１７内のレジスタＲ５に一時記
憶される。次に、2048語の記憶アドレスを有する
メモリＤ１にx1時間前に書込まれた楽音データ
GD（ｔ−x1）を読出すため、遅延時間x1に対応
するメモリＤ１のアドレスが指定される。これに
よつて、メモリＤ１からx1時間前の楽音データ
GD（ｔ−x1）が読出される。そして、この楽音
データGD（ｔ−x1）は加算器SUM２に供給され、
この加算器SUM２において他のメモリＤ２，Ｄ
３の出力データおよび遅延回路２０００Ｂ，２０
００ＣのメモリＤ４〜Ｄ６，Ｄ７〜Ｄ９の出力デ
ータと加算され、該加算器SUM２内のレジスタ
Ｒ１１に一時記憶される。この場合、メモリＤ１
〜Ｄ９の読出し動作はメモリＤ１からＤ９まで順
に時分割で行なわれるようになつており、メモリ
Ｄ１の読出し動作時には他のメモリＤ２〜Ｄ９か
らはデータが出力されていない。このため、加算
器SUM２内のレジスタＲ１１への書込み内容は、
メモリＤ１から読出されたデータGD（ｔ−x1）
となる。 一方、メモリＤ１から読出された楽音データ
GD（ｔ−x1）は乗算器Ｍ１８において振幅レベ
ル制御用の係数K18が乗算された後メモリＤ１の
入力側に帰還される。そして、この乗算値K18・
GD（ｔ−x1）は現在時刻ｔにおいてレジスタＲ
５に一時記憶させたデータK17・GD（ｔ−ｊ）と
加算され、その加算値 K17・GD（ｔ−ｊ）＋K18・GD（ｔ−x1） はレジスタＲ６に一時記憶される。次に、レジス
タＲ６に記憶された楽音データ「K17・GD（ｔ−
ｊ）＋K18・GD（ｔ−x1）」は、x1時間前の楽音デ
ータGD（ｔ−x1）が記憶されていたアドレスと
同一アドレスに書込まれる。この後、レジスタＲ
６の内容はリセツトされる。レジスタＲ６の内容
をリセツトするのは、このレジスタＲ６を次の段
階でメモリＤ２の系統の処理に兼用してるためで
ある。 このようにしてメモリＤ１の系統の処理が終了
すると、次にメモリＤ２の系統の処理が同様にし
て行なわれる。 すなわち、2048語のアドレスを有するメモリＤ
２にx2時間前に書込まれた楽音データGD（ｔ−
x2）を読出すため、遅延時間x2に対応するメモリ
Ｄ２のアドレスが指定される。これによつて、メ
モリＤ２からx2時間前にサンプリングした楽音デ
ータGD（ｔ−x2）が読出される。そして、この
楽音データGD（ｔ−x2）は加算器SUM２におい
てレジスタＲ１１の内容（メモリＤ１から読出さ
れた内容）GD（ｔ−x1）と加算され、その加算
値「GD（ｔ−x1）＋GD（ｔ−x2）」はレジスタＲ
１１に一時記憶される。 一方、メモリＤ２から読出された楽音データ
GD（ｔ−x2）は乗算器Ｍ１９において振幅レベ
ル制御用の係数K18が乗算された後、メモリＤ２
の入力側に帰還される。そして、その乗算値
K19・GD（ｔ−x2）はレジスタＲ５に一時記憶さ
れている値K17・GD（ｔ−ｊ）と加算され、その
加算値「K17・GD（ｔ−ｊ）＋K19・GD（ｔ−x2）」
はレジスタＲ６に一時記憶される。このレジスタ
Ｒ６に記憶されたデータ「K17・GD（ｔ−ｊ）＋
K19・GD（ｔ−x2）」は、x2時間前のデータGD
（ｔ−x2）が記憶されていたアドレスと同一アド
レスに記憶される。この後、レジスタＲ６の内容
はリセツトされる。 次に、メモリＤ３の系統の処理がメモリＤ２の
系統の処理と同様にして行なわれる。 従つて、メモリＤ１〜Ｄ３の系統の処理を終了
した段階では、メモリＤ３の系統の遅延時間をx3
とすると、レジスタＲ１１に記憶される内容は、 GD（ｔ−x1）＋GD（ｔ−x2）＋GD（ｔ−x3） となり、またメモリＤ３に記憶される内容は K17・GD（ｔ−ｊ）＋K20・GD（ｔ−x3） となる。 このような処理は遅延回路２０００Ｂ，２００
０Ｃにおいても同様に行なわれる。 従つて、遅延回路２０００ＢにおけるメモリＤ
４，Ｄ５，Ｄ６の各系統の遅延時間をそれぞれ
x4、x5、x6とし、また遅延回路２０００Ｃにおけ
るメモリＤ７，Ｄ８，Ｄ９の各系統の遅延時間を
それぞれx7、x8、x9とすると、遅延時間２０００
Ａ〜２０００Ｃの全ての処理を終了した段階にお
けるレジスタＲ１１の内容は、 RVD1＝9 〓 〓n=1 GD（ｔ−xo）＝GD（ｔ−x1）＋GD（ｔ−x2）＋GD（
ｔ−x3） ＋GD（ｔ−x4）＋GD（ｔ−x5）＋GD（ｔ−x6）＋GD
（ｔ−x7）＋GD（ｔ−x8）＋GD（ｔ−x9） となる。この結果、初期反射音に続き、第１３図
に示すように遅延時間間隔が粗く、そして振幅レ
ベルおよび遅延時間が規則的に変化する残響音が
得られる。なお、第１３図においては、時間関係
が複雑になるため、遅延回路２０００Ａについて
のみの残響音を図示している。 以上のようにして形成された遅延時間間隔の粗
い残響音データRVD1は、第２残響音形成部３０
００に入力される。 第２残響音形成部３０００は、周波数特性が平
坦なオールパス型フイルタ構成の遅延回路３００
０Ａ，３０００Ｂ，３０００Ｃが直列に設けられ
ている。 ３個の遅延回路３０００Ａ，３０００Ｂ，３０
００Ｃを直列に設けているのは、第１残響音形成
部２０００において得られた残響音データRVD1
より密な遅延時間間隔の残響音データRVD2を形
成するためである。従つて、この第２残響音形成
部３０００における各遅延回路３０００Ａ，３０
００Ｂ，３０００Ｃの遅延時間は、第１残響音形
成部２０００における各遅延回路２０００Ａ，２
０００Ｂ，２０００Ｃの遅延時間よりも短く設定
される。そして、各遅延回路３０００Ａ，３００
０Ｂ，３０００Ｃは遅延時間の設定が異なるのみ
でその構成は全て同じである。従つて、図におい
ては、遅延回路３０００Ｂ，３０００Ｃについて
は乗算器、レジスタ、メモリの番号を示すのみ
で、遅延回路３０００Ａについてのみ群細構成を
示している。 まず、第１残響音形成部２０００から出力され
る残響音データRVD1は遅延回路３０００Ａのレ
ジスタＲ１２に供給されるが、このデータRVD1
をレジスタＲ１２に記憶させる前に、まず512語
の記憶アドレスを有するメモリMD０にy1時間前
に書込まれたデータRVD1（ｔ−y1）を読出すた
め、遅延時間y1時間に対応するメモリMD０のア
ドレスが指定される。これによつて、メモリMD
０からy1時間前に書込まれたデータRVD1（ｔ−
y1）が読出される。次に、このデータRVD1（ｔ
−y1）には乗算器Ｍ３０において、振幅レベル制
御用の係数K30が乗算され、その乗算値K30・
RVD1（ｔ−y1）はメモリMD０の入力側に帰還さ
れる。そして、次にこの帰還データK30・RVD1
（ｔ−y1）と第１残響音形成部２０００から現在
時刻ｔに供給されるデータRVD1（ｔ）と加算さ
れ、その加算値「RVD1（ｔ）＋K30・RVD1（ｔ−
y1）」はレジスタＲ１２に一時記憶される。次に、
遅延時間y1に対応するメモリMD０のアドレスが
再び指定され、メモリMD０からy1時間前に書込
まれたデータRVD1（ｔ−y1）が再び読出され、
その読出しデータRVD1（ｔ−y1）がレジスタＲ
１３に一時記憶される。次に、レジスタＲ１２に
一時記憶されたデータ「RVD1（ｔ）＋K30・
RVD1（ｔ−y1）」と振幅レベル制御用の定数K29
とが乗算器Ｍ２９において乗算される。そして、
その乗算値 K29・｛RVD1（ｔ）＋K30・RVD1（ｔ−y1）｝ はレジスタＲ１３に一時記憶されている値RVD1
（ｔ−y1）と加算され、その加算値 RVD1（ｔ−y1）＋K29・｛RVD1（ｔ） ＋K30・RVD1（ｔ−y1）｝ はレジスタＲ１３に一時記憶される。次に、レジ
スタＲ１２に一時記憶されているデータ「RVD
（ｔ）＋K30・RVD1（ｔ−y1）」を現在時刻ｔより
y1時間遅れたサンプリング時刻（ｔ＋y1）におい
て使用するため、該データ「RVD1（ｔ）＋K30・
RVD1（ｔ−y1）」はy1時間前のデータRVD1（ｔ−
y1）が記憶されていたアドレスと同一アドレスに
書込まれる。 このようにして遅延回路３０００Ａによる処理
が終了すると、レジスタＲ１３に記憶されたデー
タ RVD1（ｔ−y1）＋K29・｛RVD1（ｔ） ＋K30・RVD1（ｔ−y1）｝ は遅延回路３０００Ｂに送られ、この遅延回路３
０００Ｂにおいて回路３０００Ａの場合と同様の
処理が行なわれる。 ここで、遅延回路３０００Ａ，３０００Ｂ，３
０００Ｃの出力データをRVD2A、RVD2B、
RVD2Cで表わし、回路３０００Ｂの遅延時間を
y2、回路３０００Ｃの遅延時間をy3とすると、回
路３０００Ａ，３０００Ｂ，３０００Ｃのレジス
タＲ１３，Ｒ１５，Ｒ１７の出力データは次の第
(4)式〜第(6)式によつて表わされる。 RVD2A＝RVD1（ｔ−y1）＋K29・｛RVD1（ｔ）＋K30
・RVD1（ｔ−y1）｝ RVD2A＝RVD1（ｔ−y1）＋K29・｛RVD1（ｔ）＋K30
・RVD1（ｔ−y1）｝ RVD2B＝RVD2A（ｔ−y2）＋K31・｛RVD2A（ｔ）＋K32・R
VD2A（ｔ−y2）｝ RVD2A＝RVD1（ｔ−y1）＋K29・｛RVD1（ｔ）＋K30
・RVD1（ｔ−y1）｝ RVD2B＝RVD2A（ｔ−y2）＋K31・｛RVD2A（ｔ）＋K32・R
VD2A（ｔ−y2）｝ RVD2C＝RVD2B（ｔ−y3）＋K33・｛RVD2B（ｔ）＋K34・R
VD2B（ｔ−y3）｝……(4) ……(5) ……(6) そして、遅延回路３０００Ｃの出力データ
RVD2Cは初期反射音に続く残響音を発生させる
ためのデータとしてスイツチ回路SWを経由して
出力される。 ここで、各遅延回路３０００Ａ，３０００Ｂ，
３０００Ｃの遅延時間を、 y1＞y2＞y3 の関係に設定した場合、第１４図に示すように遅
延時間間隔の密な残響音を形成することができ
る。すなわち、遅延回路３０００Ａは第１残響音
形成部２０００で形成された遅延時間間隔の粗い
残響音データRVD1に基づき、第１残響音形成部
２０００の遅延時間間隔よりも短い時間間隔y1で
第１の残響音データRVD2Aを形成し、遅延回路
３０００Ｂは回路３０００Ａの遅延時間間隔y1よ
りもさらに短い時間間隔y2で第２の残響音データ
RVD2Bを形成する。このため、遅延回路３００
０Ａ〜３０００Ｃにおける残響音の形成処理が進
行するに伴つて遅延時間間隔の密な残響音が形成
されるようになる。 なお、遅延回路３０００Ａ，３０００Ｂ，３０
００ＣにおけるレジスタＲ１２，Ｒ１４，Ｒ１６
は、自己の回路に関する処理が終了した後は次の
サンプリング周期まで使用しないので、時分割的
に共用することができる。 次に、第６図に示す実施例の具体的構成および
動作について説明する。なお、以下の説明では、
第６図に示す装置が上述した第８図の機能にした
がつて残響音の形成を行なうものとして述べる。 実施例の具体的構成 第６図に示す実施例の残響音付加装置は、大別
すると、記憶部１９、時間情報発生部２０、アド
レス情報発生部３０、演算部４０とから構成され
ている。 記憶部１９は、第９図における遅延用のデイジ
タルメモリDMに相当するもので、ここでは複数
のメモリブロツクを有するデータメモリ１９０と
ラツチ１９１とから構成されている。データメモ
リ１９０においては、複数のメモリブロツクを利
用して、第１５図に示すように、１語（16ビツ
ト）のメモリSD０〜SD１５と、512語（１語は
16ビツト）のメモリMD０〜MD１５と、2048語
（１語は16ビツト）のメモリＤ０〜Ｄ１５が設け
られている。そして、このメモリSD０〜SD１
５，MD０〜MD１５，Ｄ０〜Ｄ１５に記憶すべ
きデータは演算部４０から与えられ、データの記
憶アドレスおよび読出しアドレスはアドレス情報
発生部３０から出力されるアドレス情報DM・
ADRによつて指定され、また各メモリSD０〜Ｄ
１５から読出されたデータはラツチ１９１を介し
て演算部４０に供給される構成になつている。 時間情報発生部２０は第９図におけるデイレイ
レングスデータメモリDDMに相当するものであ
り、パラメータ指定回路２００とデイレイレング
スデータメモリ２０１とを備え、ここではデイレ
イレングスデータメモリ２０１はパラメータ指定
回路２００からの指示により、残響特性の異なる
８種類の残響音（初期反射音も含む）それぞれに
対応して各データ遅延用のメモリＤ０〜Ｄ１５，
MD０〜MD１５に関する遅延時間情報DLDm
〔ｎ〕（ｎ：D0〜D15、MD0〜MD15のメモリを
指示、ｍ：１〜８の種類を指示）のうちいずれか
１つの種類を選択的に出力するように構成されて
いる。すなわち、デイレイレングスデータメモリ
２０１は、第１６図に示すように、データ遅延用
のメモリＤ０〜Ｄ１５，MD０〜MD１５それぞ
れに対応したメモリブロツクMB（Ｄ０）〜MB
（Ｄ１５）、MB（MD０）〜MB（MD１５）を備
え、この各メモリブロツクMB（Ｄ０）〜MB
（MD１５）はそれぞれ上述した８種類の残響音
に対応して８つの記憶アドレス「０」〜「７」を
有し、各メモリブロツクMB（Ｄ０）〜MB（MD
１５）の各記憶アドレス「０」〜「７」にはそれ
ぞれ異なる遅延時間情報DLD1〔Ｄ０〕〜DLD8
〔Ｄ０〕、DLD1〔Ｄ１〕〜DLD8〔Ｄ１〕、……
DLD1〔Ｄ１５〕〜DLD8〔Ｄ１５〕、DLD1〔MD０〕
〜DLD8〔MD０〕、……DLD1〔MD１５〕〜DLD8
〔MD１５〕が予め記憶されている。そして、発
生すべき残響音の残響特性を指示する３ビツト構
成のパラメータ指定情報PSLが下位アドレス情報
としてパラメータ指定回路２００から供給され、
さらにメモリMD０〜MD１５，Ｄ０〜Ｄ１５の
メモリ番号「０〜15」を指定する４ビツト構成の
メモリ番号情報DLo（ｎ：０〜15）およびメモリ
の種別「Ｄ、MD、SD」を指定する２ビツト構
成のメモリ種別情報DLk（ｋ：Ｄ、MD、SD）が
上位アドレス情報としてアドレス情報発生部３０
から供給されると、情報DLoおよびDLkで指定さ
れるメモリブロツク（MB（Ｄ０）〜MB（MD１
５）のうち１つ）のうち、情報PSLで指定される
記憶アドレス（「０」〜「７」のうち１つ）に記
憶されている遅延時間情報DLDm〔ｎ〕が読出さ
れ、パラメータ指定回路２００で指定した所望の
残響特性の残響音の遅延時間関係を規定する情報
としてアドレス情報発生部３０へ供給される。な
お、メモリSD０〜SD１５については、遅延時間
が固定（１・T0）であるため、このメモリSD０
〜SD１５に対する遅延時間情報は必要としない。
また、パラメータ指定回路２００からは、パラメ
ータ指定情報PSLとともに、８種類の残響音を形
成するための制御プログラムのうち所望の制御プ
ログラムの１つを選択する３ビツト構成のプログ
ラム選択情報PSGが出力される。 次に、アドレス情報発生部３０は、時間情報発
生部２０から出力される遅延時間情報DLDm〔ｎ〕
およびプログム選択情報PGSと、制御プログラ
ムの１ステツプの周期を定めるマスタクロツクパ
ルスφ0とに基づき、所望の残響特性の残響音を
形成するためのデータメモリ１９０に対するアド
レス情報DM・ADRを発生すると共に、各部回
路の動作を制御する各種の制御信号を発生するも
のであり、プログラムメモリ３００、プログラム
カウンタ３０１、プログラムデコードメモリ３０
２、制御信号出力レジスタ３０３、セレクタ３０
４、アドレスカウンタ３０５、ラツチ３０６、減
算回路３０７、最大値検出回路３０８、アドレス
情報出力回路３０９とを備えている。 プログラムメモリ３００には、８種類の残響特
性の残響音を形成するために８種類の制御プログ
ラムが予め記憶されており、どの種類の制御プロ
グラムを出力すべきかはパラメータ指定回路２０
０からのプログラム選択情報PGSによつて指定
される。そして、指定された制御プログラムの内
容はマスタクロツクパルスφ0をカウントするプ
ログラムカウンタ３０１の出力情報PCによつて
１ステツプ毎に順次読出される。 この場合、第７図で説明した初期反射音形成部
１、バンドパスフイルタBPF、第１残響音形成
部２０００、第２残響音形成部３０００の全ての
処理を１サンプリング周期（T0）内で終了させ
るために、サンプリング周波数を25KHz、マスタ
クロツクパルスφ0の周波数を4.8MHzとすると、
１つの制御プログムのステツプ数は4800／25＝192以 内で構成され、この192ステツプの制御プログラ
ム内容が各サンプリング周期T0毎に実行される。
そして、各ステツプにおける制御プログラムとし
ては、第２表に示すように、１ステツプが16ビツ
トの情報から成るタイプ１、タイプ２、タイプ３
の３種類の内容が準備されており、初期反射音の
形成、フイルタ処理、残響音の形成はこれら３種
類の制御プログラムの出力順序および各ビツト情
報の内容を適宜組合せることによつて行なわれ
る。
【表】
この場合、16ビツトから成る１ステツプの制御
プログラムは、情報OF・ADRo、RGo、DLo、
ADR〔Kn〕の如く制御信号出力レジスタ３０３
を介してそのまま出力されるものと、メモリの書
込み制御信号WR１などの如くプログラムデコー
ドメモリ３０２によつてデコードされた後制御信
号出力レジスタ３０３を介して出力されるものと
が有り、後者はオペレーシヨンコードOPCとし
てプログラムメモリ３００からプログラムデコー
ドメモリ３０２に与えられる。なお、第２表の内
容の詳細については全体の動作説明とともに後述
する。 一方、アドレスカウンタ３０５は第１７図に示
すように遅延用のメモリＤ０〜Ｄ１５，MD０〜
MD１５のそれぞれに対応したアドレスカウンタ
AC（Ｄ０）〜AC（Ｄ１５）、AC（MD０）〜AC
（MD１５）を備えている。このアドレスカウン
タ３０５における各カウンタAC（Ｄ０）〜AC（Ｄ
１５）、AC（MD０）〜AC（MD１５）は、メモ
リ番号情報DLoおよびメモリ種別情報DLkによつ
て選択的に動作状態とされる。情報DLoおよび
DLkによつて動作状態となつたアドレスカウンタ
AC（ｎ）（ｎ：Ｄ０〜Ｄ１５，MD０〜MD１５）
のカウント出力情報ADR〔ｎ〕はラツチ３０６を
介してアドレス情報出力回路３０９へ供給される
と共に、減算回路３０７へ供給される。この場
合、アドレスカウンタAC（ｎ）の出力情報ADR
〔ｎ〕はメモリＤ０〜Ｄ１５，MD０〜MD１５
のうちメモリＤ０〜Ｄ１５が2048語のアドレス長
となつているため、2048語までのアドレス範囲を
指定できるように11ビツトで構成されている。な
お、アドレスカウンタ３０５はRAMから構成さ
れる。 演算回路３０７は、ラツチ３０６を介して入力
されたアドレスカウンタAC（ｎ）の出力内容
ADR〔ｎ〕から「１」を減じ、その減算値
「ADR〔ｎ〕−１」を次のサンプリング周期（ｔ＋
１）において使用するためセレクタ３０４のＡ側
入力に帰還する。同時に、最大値検出回路３０８
に供給する。最大値検出回路３０８は第９図の検
出回路MXDに相当するものであり、メモリ番号
情報DLoおよびメモリ種別情報DLkにより指定さ
れたアドレスカウンタAC（ｎ）の出力情報ADR
〔ｎ〕から「１」を減じた情報「ADR〔ｎ〕−１」
が最大値（全ビツトが“１”）に達したことを検
出すると、セレクタ３０４に対しＢ側入力を選択
させるセレクト制御信号SLBを出力する。セレ
クタ３０４においては、Ａ側入力に減算回路３０
７の出力情報「ADR〔ｎ〕−１」が入力され、Ｂ
側入力にデイレイレングスデータメモリ２０１の
出力情報DLDm〔ｎ〕が入力され、その出力はア
ドレスカウンタ３０５のデータ入力に供給されて
情報DLo，DLkにより指定されるアドレスカウン
タAc（ｎ）に対して書込み制御信号WR３により
書込まれる（プリセツトされる）構成となつてい
る。従つて、情報DLo，DLkにより指定されたア
ドレスカウンタAc（ｎ）においては、最大値検出
回路３０８からセレクト制御信号SLBが発生さ
れていない条件では、１サンプリング周期毎に現
在値ADR〔ｎ〕から「１」を減じた値「ADR
〔ｎ〕−１」が書込まれることになり、その出力情
報ADR〔ｎ〕は時間経過とともに「０」の方向へ
減少する。ところが、値「ADR（ｎ）−１」が最
大値になると、最大値検出回路３０８からセレク
ト制御信号SLBが発生されるため、アドレスカ
ウンタAC（ｎ）にはセレクタ３０４を介して遅延
時間情報DLDm〔ｎ〕が入力され、書込まれる。
従つて、アドレスカウンタAC（ｎ）の内容は、セ
レクト制御信号SLBの発生により「DLDm〔ｎ〕」
になつた後、サンプリング時刻の経過とともに
「０」の方向へ順次変化するものとなる。すなわ
ち、セレクタ３０４、アドレスカウンタ３０５、
ラツチ３０６、減算回路３０７、最大値検出回路
３０８とから成る部分では、情報DLo，DLkで指
定されるアドレスカウンタAC（ｎ）において遅延
時間情報DLDm〔ｎ〕に対応する遅延時間に等し
い周期で一巡するアドレス情報ADR〔ｎ〕が形成
される。 このアドレス情報ADR〔ｎ〕はアドレス情報出
力回路３０９へ供給される。 アドレス情報出力回路３０９は、メモリSD０
〜SD１５、メモリＤ０〜Ｄ１５、メモリMD０
〜MD１５に対する情報の読出しおよび書込みの
ためのアドレス情報を出力するものである。この
アドレス情報出力回路３０９は、メモリＤ０から
io時間遅れた情報を読出して初期反射音ECH（ｔ）
を形成する場合には、メモリＤ０に関するアドレ
ス情報ADR〔Ｄ０〕と第１反射音ECH1〜第10反
射音ECH10の各遅延時間ioに対応する11ビツトの
アドレス情報OF・ADRo（＝OF・ADR1〜OF・
ADR10：制御信号出力レジスタ３０３から出力
される）との加算値を下位アドレス情報とし、そ
の上位にメモリ番号情報DLo（＝DL0）およびメ
モリ種別情報DLk（＝DLD）を付加し、この１組
の情報ADR〔Ｄ０〕＋OF・ADRo，DLo，DLkを
アドレス情報DM・ADRとして出力する。また、
現在時刻でサンプリングした楽音データGD（ｔ）
をメモリＤ０に書込む場合、メモリＤ０に対応す
るアドレスカウンタAC（Ｄ０）の出力情報ADR
〔Ｄ０〕を下位アドレス情報とし、その上位にメ
モリＤ０を指定する情報DLo（＝DL0）およびDLk
（＝DLD）を付加し、この１組の情報ADR〔Ｄ
０〕，DLo，DLkをアドレス情報DM・ADRとし
て出力する。また、メモリSD０〜SD１５に対し
てデータの書込みおよび読出しを行う場合、下位
アドレス情報の全ビツトを“０”とし、その上位
にメモリSD０〜SD１５を指定する情報DLo（＝
DL0〜DL15）およびDLk（＝DLSD）を付加してア
ドレス情報DM・ADRとして出力する。また、
残響音RVD1、RVD2を形成する場合には、メモ
リＤ１〜Ｄ１５、MD０〜MD１５のそれぞれに
対応するアドレスカウンタAC（Ｄ１）〜AC（Ｄ１
５），AC（MD０）〜AC（MD１５）の各出力情
報ADR〔Ｄ１〕〜ADR〔Ｄ１５〕，ADR〔MD０〕
〜ADR〔MD１５〕を下位アドレス情報とし、そ
の上位に情報DLoおよびDLkを付加し、これら１
組の情報ADR〔ｎ〕，DLo，DLkをアドレス情報
DM・ADRとして出力する。この場合、情報DLo
およびDLkの下位に情報ADR〔ｎ〕＋OF・ADRo
を付加すべき時には制御信号出力レジスタ３０３
から制御パルスGP１が出力される。また、情報
DLoおよびDLkの下位に付加する下位アドレス情
報の全ビツトを“０”にすべき時には、制御信号
出力レジスタ３０３から制御パルスGP２が出力
される。 なお、アドレス情報出力回路３０９は、情報
DLoおよびDLkを一時記憶するレジスタを内部に
備えている。 次に、演算部４０は、メモリＤ０〜Ｄ１５，
MD０〜MD１５、SD０〜SD１５に記憶させる
データおよび各メモリから読出したデータの振幅
レベル制御を行うもので、係数メモリ４００、セ
レクタ４０１、演算回路４０２、テンポラリレジ
スタ４０３、ラツチ４０４とを備えている。 係数メモリ４００は、デイレイレングスデータ
メモリと同様、残響特性の異なる８種類の残響音
に対応して８個のメモリブロツクを有し、各メモ
リブロツクには各種類別の残響音を形成するため
に必要な一組の係数Ko（ｎ：１〜64）が予め記憶
されている。そして、パラメータ指定回路２００
からパラメータ指定情報PSLが供給され、かつ係
数Koを指定するアドレス情報ADR〔Ko〕が制御
信号出力レジスタ３０３から供給されると、情報
PSLで指定されるメモリブロツクのうち情報
ADR〔Ko〕で指定されるアドレスから係数Koが
読出され、演算回路４０２の演算入力Ａに供給さ
れる構成になつている。セレクタ４０１は、Ａ側
入力にサンプリングされた楽音データGD（ｔ）
が入力され、Ｂ側入力に記憶部１９からの読出し
データMRDが入力され、Ｃ側入力にラツチ４０
４を介してテンポラリレジスタ４０３の出力デー
タRGDが入力されており、これらの入力データ
GD（ｔ）、MRD、RGDは制御信号出力レジスタ
３０３から出力されるセレクト制御信号SL１
（２ビツト構成）によつていずれか１つが選択さ
れ、演算回路４０２の演算入力（Ｘ）に供給され
ている。 演算回路４０２は、演算入力(A)に係数メモリ４
００から読出された係数Koが入力され、演算入
力(B)にラツチ４０４を介してテンポラリレジスタ
４０３の出力データRGDが入力され、演算入力
（Ｘ）にセレクタ４０１の選択出力データ（SPD
（ｔ）、MRD、RGD）が入力され、制御信号出力
レジスタ３０３から出力される演算制御信号
CTL（３ビツト構成）により、 （Ｙ）＝(A)・（Ｘ）＋(B)……（７−１） （Ｙ）＝（Ｘ）＋(B) ……（７−２） （Ｙ）＝（Ｘ） ……（７−３） （Ｙ）＝(B) ……（７−４） （Ｙ）＝（０） ……（７−５） の演算を実行し、その演算値（Ｙ）をテンポラリ
レジスタ４０３、記憶部１９、出力レジスタ５０
０に供給する構成になつている。 テンポラリレジスタ４０３は、初期反射音
ECH（ｔ）、残響音RVD1，RVD2の形成過程にお
ける演算回路４０２の演算値（Ｙ）を一時記憶
し、その記憶内容をレジスタ出力データRGDと
してセレクタ４０１のＣ側入力および演算回路４
０２の演算入力Ｂに帰還するもので、５ビツト構
成のレジスタ指定情報RGo（ｎ：０〜31）により
指定される32個のレジスタＲ０〜Ｒ３１を有し、
入力データは情報RGoにより指定されたレジスタ
（R0〜R31）に対し書込み制御信号WR１の制御
によつて書込まれる。 次に、出力レジスタ５００は、演算回路４０２
の演算値（Ｙ）として得られた初期反射音の瞬時
値ECH（ｔ）および初期反射音に続く残響音の瞬
時値RVD（ｔ）を書込み制御信号WR２によつて
取込み、この取込みデータを減衰器５０１を介し
て第１図のDA変換器１２に供給する。 なお、セレクタ４０１におけるセレクト制御信
号SL１および演算回路４０２における演算制御
信号CTLは、制御信号出力レジスタ３０３から
出力されるオペレーシヨンコードOPCに含まれ
るものである。 次に、以上の構成の動作について説明する。 動作説明 ａ 初期反射音の形成動作 (1) まず、現在時刻ｔでサンプリングした楽音
データGD（ｔ）をメモリＤ０に書込むため、 SL１；SELECT(A) CTL；（Ｙ）＝（Ｘ） で示される内容のセレクト制御信号SL１お
よび演算制御信号CTLがオペレーシヨンコ
ードOPCとして制御信号出力レジスタ３０
３から出力される。これによつて、セレクタ
４０１は楽音データGD（ｔ）を演算回路４
０２の演算入力（Ｘ）に供給する。また、演
算回路４０２は、演算入力（Ｘ）に入力され
た楽音データGD（ｔ）を演算値（Ｙ）とし
て出力する。 (2) 次に、現在のサンプリング時刻（ｔ）に対
応したメモリＤ０のアドレスを指定した上、
このアドレスに演算回路４０２の出力データ
GD（ｔ）を書込むため、 DLo；DL0 DLk；DLD WR４；“１”（WRITE） Ｌ３；“１”（LATCH） で示される内容のメモリ種別情報DLk、書込
み制御信号WR４、ラツチ制御信号Ｌ３がオ
ペレーシヨンコードOPCとして、またメモ
リ番号情報DLoが制御信号出力レジスタ３０
３から出力される。 これによつて、メモリ、Ｄ０に対応したア
ドレスカウンタAC（Ｄ０）の出力情報ADR
〔Ｄ０〕が現在時刻ｔの楽音データGD（ｔ）
を書込むための下位アドレス情報としてラツ
チ３０６にラツチされる。そして、このラツ
チされた下位アドレス情報ADR〔Ｄ０〕は、
アドレス情報出力回路３０９においてその上
位にメモリ番号情報DLo（＝DL0）およびメ
モリ種別情報DLk（＝DLD）が付加されてメ
モリＤ０に対する楽音データGD（ｔ）の書
込みアドレス情報DM・ADRとして出力さ
れる。これにより、演算回路４０２を介して
データメモリ１９０のメモリＤ０のデータ入
力に与えられている現在時刻ｔの楽音データ
GD（ｔ）は書込み制御信号WR４によつて現
在時刻ｔに対応したアドレスに書込まれる。 (3) 次に、各サンプリング時刻毎の初期反射音
の合成値を記憶するレジスタＲ０をクリアす
るため、 RGo；Ｒ０ CTL；（Ｙ）＝０ WR１；“１”（WRITE） で示される内容の演算制御信号CTL、書込
み制御信号WR１がオペレーシヨンコード
OPCとして、またレジスタ番号情報RGoが
制御信号出力レジスタ３０３から出力され
る。 これによつて、レジスタＲ０には「０」が
書込まれる。すなわち、レジスタＲ０はクリ
アされる。 (4) 次に、第１反射音ECH1を形成するため、 OF・ADRo；OF・ADR1 DLk；DLD GP１；“１” Ｌ２；“１”（LATCH） で示される内容のメモリ種別情報DLk、制御
パルスGP１、ラツチ制御信号Ｌ２がオペレ
ーシヨンコードOPCとして、また第１反射
音ECH1の遅延時間i1に対応したアドレス情
報OF・ADR1が制御信号出力レジスタ３０
３から出力される。この場合、アドレス情報
出力回路３０９には前記ステツプ(2)における
メモリ番号情報DLo（＝DL0）が保持されて
いる。 これによつて、アドレス情報出力回路３０
９は、ラツチ３０６にラツチされているアド
レス情報ADR〔Ｄ０〕と遅延時間i1に対応し
たアドレス情報OF・ADR1とを加算してそ
の加算値を下位アドレス情報とし、メモリ番
号情報DLo（＝DL0）、メモリ種別情報DLk（＝
DLDを上位アドレス情報とし、メモリＤ０か
らi1時間前に書込んだ楽音データGD（ｔ−i1）
を読出すためのアドレス情報DM・ADRと
して出力する。これにより、メモリＤ０から
i1時間前の楽音データGD（ｔ−i1）が読出さ
れ、この読出しデータGD（ｔ−i1）はラツチ
制御信号Ｌ２によつてラツチ１９１にラツチ
される。 (5) 次に、レジスタＲ０の現在値をラツチ４０
４に転送するため、 RGo；Ｒ０ Ｌ１；“１”（LATCH） で示される内容のラツチ制御信号Ｌ１がオペ
レーシヨンコードとして、またレジスタ番号
情報RGoが制御信号出力レジスタ３０３から
出力される。これによつて、レジスタＲ０の
現在値はラツチ４０４に転送されて記憶され
る。 (6) 次に、i1時間前の楽音データGD（ｔ−i1）
に振幅レベル制御用の係数K1を乗算し、第
１反射音ECH1に関する瞬時値K1・GD（ｔ−
i1）を得るため、 ADR〔Ko〕；ADR〔K1〕 SL１；SELECT(B) CTL；(A)・（Ｘ）＋(B)＝（Ｙ） で示されるセレクト制御信号SL１、演算制
御信号CTLがオペレーシヨンコードOPCと
して、また定数読出し用のアドレス情報
ADR〔Ko〕が制御信号出力レジスタ３０３
から出力される。 これによつて、係数メモリ４００から第１
反射音ECH1に関する係数K1が読出されて演
算回路４０２の演算入力(A)に供給される。ま
た、セレクタ４０１は、Ｂ側選択入力にラツ
チ１９１から供給されているi1時間前の楽音
データGD（ｔ−i1）を選択し、該データGD
（ｔ−i1）を演算回路４０２の演算入力（Ｘ）
に供給する。また、演算回路４０２は （Ｙ）＝(A)・（Ｘ）＋(B)＝K1・GD（ｔ−i1）＋
〔R0〕 で示される演算を行なう。この場合、レジス
タＲ０の内容は前述のステツプ(3)においてク
リアされているため、ここでは第１反射音
ECH1に関する瞬時値K1・GD（ｔ−i1）が演
算回路４０２の演算値（Ｙ）として得られ
る。 (7) 次に、第１反射音ECH1の瞬時値K1・GD
（ｔ−i1）をレジスタＲ０に転送して記憶さ
せるため、 RGo；Ｒ０ WR１；“１”（WRITE） で示される内容の書込み制御信号WR１がオ
ペレーシヨンコードOPCとして、またレジ
スタ番号情報RGoが制御信号出力レジスタ３
０３から出力される。 これによつて、演算回路４０２の出力デー
タ（Ｙ）＝K1・GD（ｔ−i1）がレジスタＲ０
に書込まれる。 ここまでのステツプを終了することによ
り、レジスタＲ０には第１反射音ECH1の瞬
時値K1・GD（ｔ−i1）が得られる。 (8) 次に、第２反射音ECH2〜第10反射音
ECH10に関する瞬時値K2・GD（ｔ−i2）〜
K10・GD（ｔ−i10）が前述のステツプ(4)〜(7)
と同様にして形成される。従つて、第10反射
音ECH10に関するステツプ(7)の動作を終了し
た段階では、レジスタＲ０には第１反射音
ECH1〜第10反射音ECH10の瞬時値の総和10 〓n=1
Ko・GD（ｔ−io）が得られる。そして、この
総和10 〓n=1 Ko・GD（ｔ−io）は出力レジスタ５
００に対して書込み制御信号WR２によつて
書込まれ、減衰器５０１に転送される。 ｂ フイルタ動作 (1) まず、メモリＤ１０からｊ時間前の楽音デ
ータGD（ｔ−ｊ）を読出すため、 DLo；DL DLk；DLD Ｌ３；“１”（LATCH） Ｌ２；“１”（LATCH） で示される内容のメモリ種別情報DLk、ラツ
チ制御信号Ｌ３，Ｌ２がオペレーシヨンコー
ドOPCとして、またメモリ番号情報DLoが制
御信号出力レジスタ３０３から出力される。 これによつて、メモリＤ１０に対応したア
ドレスカウンタAC（Ｄ１０）の出力情報
ADR〔Ｄ１０〕がｊ時間前の楽音データGD
（ｔ−ｊ）を読出すための下位アドレス情報
としてラツチ３０６にラツチされる。そし
て、このラツチされた下位アドレス情報
ADR〔Ｄ１０〕は、アドレス情報出力回路３
０９においてその上位にメモリ番号情報DLo
（＝DL10）およびメモリ種別情報DLk（＝
DLD）が付加されてデータメモリ１９０のメ
モリＤ１０に対して楽音データGD（ｔ−ｊ）
の読出しアドレス情報DM・ADRとして出
力される。これにより、メモリＤ１０からｊ
時間前の楽音データGD（ｔ−ｊ）が読出さ
れ、この読出しデータGD（ｔ−ｊ）はラツ
チ制御信号Ｌ２によりラツチ１９１にラツチ
される。 (2) 次に、現在時刻ｔでサンプリングした楽音
データGD（ｔ）をデータGD（ｔ−ｊ）の読
出しアドレスと同一アドレスに書込むため、 SL１；SELECT(A) CTL；（Ｙ）＝（Ｘ） で示される内容のセレクト制御信号SL１お
よび演算制御信号CTLがオペレーシヨンコ
ードOPCとして制御信号出力レジスタ３０
３から出力される。これによつて、セレクタ
４０１は楽音データGD（ｔ）を演算回路４
０２の演算入力Ｘに供給する。また、演算回
路４０２は、演算入力Ｘに入力された楽音デ
ータGD（ｔ）を演算値（Ｙ）として出力す
る。 (3) 次に、楽音データGD（ｔ）をメモリＤ１
０に書込むため、 DLo；DL10 DLk；DLD WR４；“１”（WRITE） Ｌ３；“１”（LATCH） で示される内容のメモリ種別情報DLk、書込
み制御信号WR４、ラツチ制御信号Ｌ３がオ
ペレーシヨンコードOPCとして、またメモ
リ番号情報DLoが制御信号出力レジスタ３０
３から出力される。 これによつて、メモリＤ１０に対応したア
ドレスカウンタAC（Ｄ１０）の出力情報
ADR〔Ｄ１０〕が現在時刻ｔの楽音データ
GD（ｔ）を書込むための下位アドレス情報
としてラツチ３０６にラツチされる。そし
て、このラツチされた下位アドレス情報
ADR〔Ｄ１０〕は、アドレス情報出力回路３
０９においてその上位にメモリ番号情報DLo
（＝DL10）およびメモリ種別情報DLk（＝
DLD）が付加されてメモリＤ１０に対する楽
音データGD（ｔ）の書込みアドレス情報
DM・ADRとして出力される。これにより、
演算回路４０２を介してデータメモリ１９０
のメモリＤ１０のデータ入力に与えられてい
る現在時刻ｔの楽音データGD（ｔ）は書込
み制御信号WR４によつて現在時刻ｔに対応
したアドレスに書込まれる。 (4) 次に、ローパスフイルタLPFにおいて、
レジスタＲ１の内容、係数K11、ｊ時間前の
楽音データGD（ｔ−ｊ）により、 〔R1〕＋K11・GD（ｔ−ｊ） を演算し、この演算値をレジスタＲ１に再び
記憶させるため、まず、 RGo；Ｒ１ Ｌ１；“１”（LATCH） の内容で示されるラツチ制御信号Ｌ１がオペ
レーシヨンコードOPCとして、またレジス
タ番号情報RGoが制御信号出力レジスタ３０
３から出力され、レジスタＲ１の内容がラツ
チ４０４に転送される。 (5) 次に、K11・GD（ｔ−ｊ）の演算を行うた
め、 ADR〔Ko〕；ADR〔K11〕 SL１；SELECT(B) CTL；（Ｙ）＝(A)・（Ｘ）＋(B) で示される内容のセレクト制御信号SL１、
演算制御信号CTLがオペレーシヨンコード
OPCとして、また定数読出し用のアドレス
情報ADR〔Ko〕が制御信号出力レジスタ３
０３から出力される。 これによつて、係数メモリ４００から係数
K11が読出されて演算回路４０２の演算入力
Ａに供給される。また、セレクタ４０１は先
のｂ−(1)のステツプでラツチ１９１にラツチ
されている楽音データGD（ｔ−ｊ）を選択
し、演算回路４０２の演算入力（Ｘ）に給す
る。これによつて、演算回路４０２は、 （Ｙ）＝(A)・（Ｘ）＋(B) ＝K11・GD（ｔ−ｊ）＋R1 の演算を行う。この場合、レジスタＲ１の内
容は前回のサンプリング時刻（ｔ−１）にお
けるフイルタ処理が終了した段階でクリアさ
れているため、このステツプではK11・GD
（ｔ−ｊ）が演算値（Ｙ）として得られる。 (6) 次に、この演算値（Ｙ）＝K11・GD（ｔ−
ｊ）をレジスタＲ１に記憶させるため、 RGo；Ｒ１ WR１；“１”（WRITE） の内容で示される書込み制御信号WR１がオ
ペレーシヨンコードOPCとして、またレジ
スタ番号情報RGoが制御信号出力レジスタ３
０３から出力される。 これによつて、演算回路４０２の出力デー
タK11・GD（ｔ−ｊ）がレジスタＲ１に記憶
される。 (7) 次に、メモリSD０から（ｊ−１）時間前
の楽音データGD（ｔ−ｊ−１）を読出すた
め、 DLo；DL0 DLk；DLSD GP２；“１” Ｌ２；“１”（LATCH） で示される内容のメモリ種別情報DLk、ラツ
チ制御信号Ｌ２、ゲートパルス信号GP２が
オペレーシヨンコードOPCとして、またメ
モリ番号情報DLoが制御信号出力レジスタ３
０３から出力される。すると、アドレス情報
出力回路３０９は、下位アドレス情報の全ビ
ツトを“０”にし、その上位にメモリ番号情
報DLo（＝DL0）およびメモリ種別情報DLk
（DLSD）を付加し、メモリSD０に対するア
ドレス情報DM・ADRとして出力する。こ
れにより、メモリSD０から（ｊ−１）時間
前の楽音データGD（ｔ−ｊ−１）が読出さ
れ、ラツチ１９１にラツチされる。 (8) 次に、レジスタＲ１の内容K11・GD（ｔ−
ｊ）、係数K12、ラツチ１９１にラツチされ
ている楽音データGD（ｔ−ｊ−１）により K12・GD（ｔ−ｊ−１）＋〔R1〕 を演算し、この演算値をレジスタＲ１に再び
記憶させるため、まず RGo；Ｒ１ Ｌ１；“１”（LATCH） で示される内容のラツチ制御信号Ｌ１がオペ
レーシヨンコードOPCとして、またレジス
タ番号情報RGoが制御信号出力レジスタ３０
３から出力され、レジスタＲ１の内容K11・
GD（ｔ−ｊ）がラツチ４０４に転送される。 (9) 次に、K12・GD（ｔ−ｊ−１）＋〔R1〕の演
算を行うため、 ADR〔Ko〕；ADR〔K12〕 SL１；SELECT(B) CTL；（Ｙ）＝(A)・（Ｘ）＋(B) で示される内容の信号SL１，CTLがオペレ
ーシヨンコードOPCとして、またアドレス
情報ADR（Ko）が制御信号出力レジスタ３
０３から出力される。 これによつて、係数メモリ４００から係数
K12が読出されて演算回路４０２の演算入力
(A)に供給される。また、セレクタ４０１はラ
ツチ１９１にラツチされている楽音データ
GD（ｔ−ｊ−１）を選択して演算回路４０
２の演算入力（Ｘ）に供給する。これによつ
て、演算回路４０２は （Ｙ）＝(A)・（Ｘ）＋(B) ＝K12・GD（ｔ−ｊ−１）＋K11・GD（ｔ−
ｊ） の演算値（Ｙ）を出力する。そして、この演
算値（Ｙ）は次のステツプでレジスタＲ１お
よびＲ２に記憶される。これにより、レジス
タＲ１およびレジスタＲ２の内容は、 〔R1〕＝〔R2〕＝K12・GD（ｔ−ｊ−１） ＋K11・GD（ｔ−ｊ） となる。 (10) 次に、レジスタＲ２の内容、係数K13、メ
モリSD０に記憶されている（ｊ−１）時間
前の楽音データGD（ｔ−ｊ−１）により、
K13・GD（ｔ−ｊ−１）＋〔R2〕の演算を行う
ため、まず、レジスタＲ２の内容をラツチ４
０４に転送するため、前述のｂ−(8)のステツ
プと同様にしてレジスタＲ２の内容K12・
GD（ｔ−ｊ−１）＋K11・GD（ｔ−ｊ）がラ
ツチ４０４へ転送される。 (11) 次に、係数K13を読出してK13・GD（ｔ−
ｊ−１）＋〔R2〕の演算を行うため、前述の
ｂ−(9)のステツプと同様にして ADR〔Ko〕；ADR〔K13〕 SL１；SELECT(B) CTL；（Ｙ）＝(A)・（Ｘ）＋(B) で示される内容の信号SL１，STLがオペレ
ーシヨンコードOPCとして、またアドレス
情報ADR〔Ko〕が制御信号出力レジスタ３
０３から出力される。 これによつて、係数メモリ４００から係数
K13が読出されて演算回路４０２の演算入力
(A)に供給される。また、セレクタ４０１はラ
ツチ１９１にラツチされている楽音データ
GD（ｔ−ｊ−１）を選択して演算回路４０
２の演算入力Ｘに供給する。 これにより、演算回路４０２は （Ｙ）＝(A)・（Ｘ）＋(B)＝K13・GD（ｔ−ｊ−
１） ＋K12・GD（ｔ−ｊ−１）＋K11・GD（ｔ−
ｊ） の演算値（Ｙ）を出力する。そして、この演
算値（Ｙ）は次のステツプでレジスタＲ２に
記憶され、このレジスタＲ２を介してハイパ
スフイルタHPFに供給される。 (12) ローパスフイルタLPFにおける最終ステ
ツプでは、レジスタＲ１の内容をメモリSD
０に書込み、次のサンプル時刻（ｔ＋１）で
使用するため、まずレジスタＲ１の内容
「K12・GD（ｔ−ｊ−１）＋K11・SPD（ｔ−
ｊ）」が前述のｂ−(8)のステツプと同様にし
てラツチ４０４に転送された後、演算回路４
０２に（Ｙ）＝(B)の演算を行なわせ、その演
算値「（Ｙ）＝K12・GD（ｔ−ｊ−１）＋K11・
GD（ｔ−ｊ）」がメモリSD０に書込まれる。
この書込み動作は、 DLo；DL0 DLk；DLSD GP２；“１” WR４；“１”（WRITE） で示される内容のオペレーシヨンコード
OPCとメモリ番号情報DLoが制御信号出力レ
ジスタ３０３から出力されることによつて行
なわれる。 ローパスフイルタLPFの動作が終了する
と次にハイパスフイルタHPFの動作が行な
われるが、このハイパスフイルタHPFの動
作については動明を省略する。 次に、遅延時間間隔の粗い残響音RVD1の
形成動作について説明する。 ｃ 残響音RVD1の形成動作 (1) まず、ハイパスフイルタHPFのレジスタ
Ｒ４の記憶データGD（ｔ−ｊ）に係数K17を
乗算し、その乗算値K17・GD（ｔ−ｊ）をレ
ジスタＲ５に記憶させるため、 RGo；Ｒ４ Ｌ１；“１”（LATCH） で示される内容のラツチ制御信号Ｌ１および
レジスタ番号情報RGoが制御信号出力レジス
タ３０３から出力され、レジスタＲ４の内容
GD（ｔ−ｊ）がラツチ４０４に転送される。 (2) 次に、K17・GD（ｔ−ｊ）を演算するた
め、 ADR〔Ko〕；ADR〔K17〕 SL１；SELECT(C) CTL；（Ｙ）＝(A)・（Ｘ） で示される内容のセレクト制御信号SL１、
演算制御信号CTL、係数読出し用のアドレ
ス情報ADR〔Ko〕が制御信号出力レジスタ
３０３から出力される。 これにより、係数メモリ４００から係数
K17が読出されて演算回路４０２の演算入力
(A)に供給される。また、セレクタ４０１はラ
ツチ４０４にラツチされているデータGD
（ｔ−ｊ）を選択して演算回路４０２の演算
入力（Ｘ）に供給する。 これにより、演算回路４０２は （Ｙ）＝(A)・（Ｘ）＝K17・GD（ｔ−ｊ） の演算値（Ｙ）を出力する。この演算値
（Ｙ）は次のステツプでレジスタＲ５に記憶
される。 (3) 次に、データメモリ１９０のメモリＤ１か
らx1時間前の楽音データGD（ｔ−x1）を読
出し、このデータGD（ｔ−x1）とレジスタ
Ｒ１１の現在値とを加算し、その加算値を再
びレジスタＲ１１に記憶させるため、まず、 DLo；DL1 DLk；DLD Ｌ３；“１”（LATCH） Ｌ２；“１”（LATCH） で示される内容のラツチ制御信号Ｌ３，Ｌ２
と、メモリ番号情報DLoおよびメモリ種別情
報DLkが制御信号出力レジスタ３０３から出
力される。 これにより、メモリＤ１に対応したアドレ
スカウンタAC（Ｄ１）の出力情報ADR〔Ｄ
１〕が楽音データGD（ｔ−x1）を読出すた
めの下位アドレス情報としてラツチ３０６に
ラツチされる。そして、この下位アドレス情
報ADR〔Ｄ１〕はアドレス情報出力回路３０
９においてその上位にメモリ番号情報DLoお
よびメモリ種別情報DLkが付加されて、デー
タメモリ１９０に対してメモリＤ１のアドレ
ス情報DM・ADRとして出力される。これ
により、メモリＤ１からx1時間前の楽音デー
タGD（ｔ−x1）が読出され、ラツチ１９１
にラツチされる。 (4) 次に、この読出しデータGD（ｔ−x1）と
レジスタＲ１１の現在値とを加算するため、
レジスタＲ１１の内容がラツチ４０４に転送
された後、 SL１；SELECT(B) CTL；（Ｙ）＝（Ｘ）＋(B) で示される内容のセレクト制御信号SL１お
よび演算制御信号CTLが制御信号出力レジ
スタ３０３から出力される。 すると、セレクタ４０１はラツチ１９１に
ラツチされている楽音データGD（ｔ−x1）
を選択して演算回路４０２の演算入力（Ｘ）
に供給する。これにより、演算回路４０２は （Ｙ）＝（Ｘ）＋(B)＝〔R11〕＋GD（ｔ−x1） で示される演算値（Ｙ）を出力する。この場
合、レジスタＲ１１の内容は前回のサンプリ
ング時刻（ｔ−１）における動作を終了した
段階でクリアされている。このため、このス
テツプ(4)における演算値（Ｙ）はGD（ｔ−
x1）となる。この後、演算値（Ｙ）はレジス
タＲ１１に転送されて記憶される。 (5) 次に、メモリＤ１から楽音データGD（ｔ
−x1）を読出し、これに係数K18を乗算し、
さらにその乗算値K18・GD（ｔ−x1）とレジ
スタＲ５の内容「K17・GD（ｔ−ｊ）」との
加算値をレジスタＲ６に再び記憶させるた
め、まず前述のｃ−(1)のステツプと同様にし
てレジスタＲ５の内容「K17・GD（ｔ−ｊ）」
がラツチ４０４に転送される。 (6) 次に、ラツチ１９１にラツチされている楽
音データGD（ｔ−x1）、ラツチ４０４にラツ
チされているデータ「K17・GD（ｔ−ｊ）」、
係数K18とにより、 （Ｙ）＝K18・GD（ｔ−x1）＋K17・GD（ｔ−
ｊ） の演算を行うため、 ADR〔Ko〕；ADR〔K18〕 SL１；SELECT(B) CTL；（Ｙ）＝(A)・（Ｘ）＋(B) で示される内容のセレクト制御信号SL１、
演算制御信号CTL、係数読出し用のアドレ
ス情報ADR〔Ko〕が制御信号レジスタ３０
３から出力される。 これにより、係数メモリ４００から係数
K18が読出されて演算回路４０２の演算入力
(A)に供給される。また、セレクタ４０１はラ
ツチ１９１にラツチされている楽音データ
GD（ｔ−x1）を選択して演算回路４０２の
演算入力（Ｘ）に供給する。 これにより、演算回路４０２は （Ｙ）＝(A)・（Ｘ）＋(B) ＝K18・GD（ｔ−x1）＋K17・GD（ｔ−ｊ） を出力する。そして、この演算値（Ｙ）は次
のステツプでレジスタＲ６を介してメモリＤ
１の現在時刻ｔに対応したアドレスに書込ま
れる。この後、レジスタＲ６はメモリＤ２の
系統の処理を行うためクリアされる。 (7) 次に、メモリＤ２〜Ｄ９の各系統に関する
処理が前述のｃ−(3)〜ｃ−(6)のステツプと同
様にして行なわれる。そして、メモリＤ１〜
Ｄ９の各系統の処理を終了すると、レジスタ
Ｒ１１には RVD1（ｔ）＝9 〓n=1 GD（ｔ−xo） で表わされる残響音RVD1に関する情報が得られ
る。 次に、遅延時間間隔の密な残響音RVD2の形成
動作について説明する。 ｄ 残響音RVD2の形成動作 (1) まず、メモリMD０からy1時間前の残響音
データRVD1（ｔ−y1）を読出すため、 DLo；DL0 DLk；DLMD Ｌ３；“１”（LATCH） Ｌ２；“１”（LATCH） で示される内容のラツチ制御信号Ｌ３，Ｌ１
と、メモリ番号情報DLoおよびメモリ種別情
報DLkが制御信号出力レジスタ３０３から出
力される。これにより、アドレス情報出力回
路３０９において前述のｃ−(3)のステツプと
同様にしてメモリMD０に対するアドレス情
報DM・ADRが形成され、メモリMD０から
y1時間前のデータRVD1（ｔ−y1）が読出さ
れる。そして、このデータRVD1（ｔ−y1）
はラツチ１９１にラツチされる。 (2) 次に、ラツチ１９１にラツチされたデータ
RVD1（ｔ−y1）、レジスタＲ１１の出力デー
タRVD1（ｔ）、係数K30により、 K30・RVD1（ｔ−y1）＋RVD1（ｔ） を演算し、その演算値をレジスタＲ１２に記
憶させるため、まず、レジスタＲ１１の出力
データRVD1（ｔ）がラツチ４０４に転送さ
れた後、 ADR〔Ko〕；ADR〔K30〕 SL１；SELECT(B) CTL；（Ｙ）＝(A)・（Ｘ）＋(B) で示される内容のセレクト制御信号SL１、
演算制御信号CTLおよび係数読出し用のア
ドレス情報ADR〔Ko〕が制御信号出力レジ
スタ３０３から出力される。 これにより、演算回路４０２には前述のｃ
−(6)のステツプと同様にして係数K30が演算
入力(A)に供給され、またデータRVD1（ｔ−
y1）が演算入力（Ｘ）に供給される。これに
より、演算回路４０２は （Ｙ）＝(A)・（Ｘ）＋(B) ＝K30・RVD1（ｔ−y1）＋RVD1（ｔ） の演算値（Ｙ）を出力する。そして、この演
算値（Ｙ）は次のステツプにおいてレジスタ
Ｒ１２に記憶される。 (3) 次に、レジスタＲ１２の内容「K30・
RVD1（ｔ−y1）＋RVD1（ｔ）」に係数K29を乗
算するため、まずレジスタＲ１２の内容がラ
ツチ４０４に転送された後、 ADR〔Ko〕；ADR〔K29〕 SL１；SELECT(C) CTL；（Ｙ）＝(A)・（Ｘ） で示される内容のセレクト制御信号SL１、
演算制御信号CTLと、係数読出し用のアド
レス情報ADR〔Ko〕が制御信号出力レジス
タ３０３から出力される。 これにより、演算回路４０２には係数K30
が演算入力(A)に供給され、またデータ
「K30・RVD1（ｔ−y1）＋RVD1（ｔ）」が演算
入力（Ｘ）に供給される。これにより、演算
回路４０２は （Ｙ）＝(A)・（Ｘ） ＝K29・｛K30・RVD1（ｔ−y1）＋RVD1
（ｔ）｝ で示される演算値（Ｙ）を出力する。この演
算値（Ｙ）は次のステツプにおいてレジスタ
Ｒ１３に記憶される。 (4) 次に、レジスタＲ１３の内容とy1時間前の
データRVD1（ｔ−y1）（前述のｄ−(1)のステ
ツプでラツチ１９１にラツチされている）と
を加算し、その加算値をレジスタＲ１３に再
び記憶させるため、前述のｄ−(2)のステツプ
と同様にしてレジスタＲ１３の内容「K29・
｛K30・RVD1（ｔ−y1）＋RVD1（ｔ）｝」がラツ
チ４０４に転送された後、 SL１；SELECT(B) CTL；（Ｙ）＝(B)＋（Ｘ） で示される内容のセレクト制御信号SL１、
演算制御信号CTLが制御信号出力レジスタ
３０３から出力される。これにより、演算回
路４０２は （Ｙ）＝(B)＋（Ｘ）＝RVD1（ｔ−y1） ＋K29・｛K30・RVD1（ｔ−y1）＋RVD1
（ｔ）｝ で示される演算値（Ｙ）を出力する。この演
算値（Ｙ）は次のステツプにおいてレジスタ
Ｒ１３に記憶され、残響音情報RVD2Aとし
て出力される。 (5) 次に、レジスタＲ１２の内容「K30・
RVD1（ｔ−y1）＋RVD1（ｔ）」をy1時間遅れ
たサンプリング時刻（ｔ＋y1）で使用するた
め、レジスタＲ１２の内容がメモリMD０の
現在時刻ｔに対応したアドレスに書込まれ
る。 (6) この後、y1時間間隔よりさらに密な残響音
RVD2B，RVD2Cが同様にして形成される。 なお、第６図（第７図）の実施例ではバン
ドパスフイルタBPFを設けているが、これ
は必要に応じて省略するようにしても良い。
また、第１８図の機能ブロツク図に示すよう
に、メモリＤ１０の出力データをハイパスフ
イルタHPF、バンドパスフイルタBPF、ロ
ーパスフイルタLPFにより３系列の周波数
帯域に分け、第１残響音形成部２０００にお
いて各周波数帯域別に異なる残響音を形成す
るようにしてもよい。これは、制御プログラ
ムの内容を変更するのみで容易に実現でき
る。 このようにこの実施例の残響音付加装置は
デイジタルメモリを遅延素子として利用する
ようにしたものであるため、残響時間を長く
してもＳ／Ｎ比が低下せず、自然の残響音と
同質の残響音を発生させることができる。ま
た、残響時間はデイジタルメモリのアドレス
間隔を変えることによつて自由に変更できる
利点がある。また、１つの演算回路を時分割
的に共用でき、構成を簡単にすることができ
るなどの利点がある。 以上説明したように、この発明による電子楽器
は複数の楽音系列を有するものにおいて、残響音
を付加すべき系列を任意に選択可能としたので、
各系列の楽音音色等に応じて残響音を付加した
り、しなかつたりすることが自由にできる。 さらに、残響音付加手段を、残響音の残響特性
を複数の中から選択的に指示する残響特性指示手
段と、この残響特性指示手段において指示可能な
残響特性のそれぞれに対応した残響音を形成する
ための制御プログラムを複数記憶しており、指示
された残響特性に対応する制御プログラムを出力
する制御プログラムメモリと、指示された各残響
特性に関するパラメータを制御プログラムに従つ
て出力するパラメータ発生手段と、少なくとも上
記制御プログラムに応じてメモリ用の書込み・読
出し、アドレス指定の制御をなすメモリ制御信号
および演算用の演算制御をなす演算制御信号を出
力する制御手段と、上記パラメータおよび上記演
算制御信号に従つて指示された残響特性に対応し
た所定の演算を行なう演算手段および、複数のア
ドレスを有し上記メモリ制御信号に従つて演算手
段の出力の書込み・読出しを行なうメモリからな
り、この両者の組合わせによつて入力されたデイ
ジタル楽音信号に指示手段で指示された残響特性
を付加して出力する残響音形成手段とから構成
し、デイジタル構成としたので、簡単な構成によ
つて、Ｓ／Ｎ比が良好な残響音が形成でき、かつ
残響特性の変更を演奏途中においてもきわめて容
易に行なうことができ、演奏効果をさらに高める
ことができる等優れた効果がある。
プログラムは、情報OF・ADRo、RGo、DLo、
ADR〔Kn〕の如く制御信号出力レジスタ３０３
を介してそのまま出力されるものと、メモリの書
込み制御信号WR１などの如くプログラムデコー
ドメモリ３０２によつてデコードされた後制御信
号出力レジスタ３０３を介して出力されるものと
が有り、後者はオペレーシヨンコードOPCとし
てプログラムメモリ３００からプログラムデコー
ドメモリ３０２に与えられる。なお、第２表の内
容の詳細については全体の動作説明とともに後述
する。 一方、アドレスカウンタ３０５は第１７図に示
すように遅延用のメモリＤ０〜Ｄ１５，MD０〜
MD１５のそれぞれに対応したアドレスカウンタ
AC（Ｄ０）〜AC（Ｄ１５）、AC（MD０）〜AC
（MD１５）を備えている。このアドレスカウン
タ３０５における各カウンタAC（Ｄ０）〜AC（Ｄ
１５）、AC（MD０）〜AC（MD１５）は、メモ
リ番号情報DLoおよびメモリ種別情報DLkによつ
て選択的に動作状態とされる。情報DLoおよび
DLkによつて動作状態となつたアドレスカウンタ
AC（ｎ）（ｎ：Ｄ０〜Ｄ１５，MD０〜MD１５）
のカウント出力情報ADR〔ｎ〕はラツチ３０６を
介してアドレス情報出力回路３０９へ供給される
と共に、減算回路３０７へ供給される。この場
合、アドレスカウンタAC（ｎ）の出力情報ADR
〔ｎ〕はメモリＤ０〜Ｄ１５，MD０〜MD１５
のうちメモリＤ０〜Ｄ１５が2048語のアドレス長
となつているため、2048語までのアドレス範囲を
指定できるように11ビツトで構成されている。な
お、アドレスカウンタ３０５はRAMから構成さ
れる。 演算回路３０７は、ラツチ３０６を介して入力
されたアドレスカウンタAC（ｎ）の出力内容
ADR〔ｎ〕から「１」を減じ、その減算値
「ADR〔ｎ〕−１」を次のサンプリング周期（ｔ＋
１）において使用するためセレクタ３０４のＡ側
入力に帰還する。同時に、最大値検出回路３０８
に供給する。最大値検出回路３０８は第９図の検
出回路MXDに相当するものであり、メモリ番号
情報DLoおよびメモリ種別情報DLkにより指定さ
れたアドレスカウンタAC（ｎ）の出力情報ADR
〔ｎ〕から「１」を減じた情報「ADR〔ｎ〕−１」
が最大値（全ビツトが“１”）に達したことを検
出すると、セレクタ３０４に対しＢ側入力を選択
させるセレクト制御信号SLBを出力する。セレ
クタ３０４においては、Ａ側入力に減算回路３０
７の出力情報「ADR〔ｎ〕−１」が入力され、Ｂ
側入力にデイレイレングスデータメモリ２０１の
出力情報DLDm〔ｎ〕が入力され、その出力はア
ドレスカウンタ３０５のデータ入力に供給されて
情報DLo，DLkにより指定されるアドレスカウン
タAc（ｎ）に対して書込み制御信号WR３により
書込まれる（プリセツトされる）構成となつてい
る。従つて、情報DLo，DLkにより指定されたア
ドレスカウンタAc（ｎ）においては、最大値検出
回路３０８からセレクト制御信号SLBが発生さ
れていない条件では、１サンプリング周期毎に現
在値ADR〔ｎ〕から「１」を減じた値「ADR
〔ｎ〕−１」が書込まれることになり、その出力情
報ADR〔ｎ〕は時間経過とともに「０」の方向へ
減少する。ところが、値「ADR（ｎ）−１」が最
大値になると、最大値検出回路３０８からセレク
ト制御信号SLBが発生されるため、アドレスカ
ウンタAC（ｎ）にはセレクタ３０４を介して遅延
時間情報DLDm〔ｎ〕が入力され、書込まれる。
従つて、アドレスカウンタAC（ｎ）の内容は、セ
レクト制御信号SLBの発生により「DLDm〔ｎ〕」
になつた後、サンプリング時刻の経過とともに
「０」の方向へ順次変化するものとなる。すなわ
ち、セレクタ３０４、アドレスカウンタ３０５、
ラツチ３０６、減算回路３０７、最大値検出回路
３０８とから成る部分では、情報DLo，DLkで指
定されるアドレスカウンタAC（ｎ）において遅延
時間情報DLDm〔ｎ〕に対応する遅延時間に等し
い周期で一巡するアドレス情報ADR〔ｎ〕が形成
される。 このアドレス情報ADR〔ｎ〕はアドレス情報出
力回路３０９へ供給される。 アドレス情報出力回路３０９は、メモリSD０
〜SD１５、メモリＤ０〜Ｄ１５、メモリMD０
〜MD１５に対する情報の読出しおよび書込みの
ためのアドレス情報を出力するものである。この
アドレス情報出力回路３０９は、メモリＤ０から
io時間遅れた情報を読出して初期反射音ECH（ｔ）
を形成する場合には、メモリＤ０に関するアドレ
ス情報ADR〔Ｄ０〕と第１反射音ECH1〜第10反
射音ECH10の各遅延時間ioに対応する11ビツトの
アドレス情報OF・ADRo（＝OF・ADR1〜OF・
ADR10：制御信号出力レジスタ３０３から出力
される）との加算値を下位アドレス情報とし、そ
の上位にメモリ番号情報DLo（＝DL0）およびメ
モリ種別情報DLk（＝DLD）を付加し、この１組
の情報ADR〔Ｄ０〕＋OF・ADRo，DLo，DLkを
アドレス情報DM・ADRとして出力する。また、
現在時刻でサンプリングした楽音データGD（ｔ）
をメモリＤ０に書込む場合、メモリＤ０に対応す
るアドレスカウンタAC（Ｄ０）の出力情報ADR
〔Ｄ０〕を下位アドレス情報とし、その上位にメ
モリＤ０を指定する情報DLo（＝DL0）およびDLk
（＝DLD）を付加し、この１組の情報ADR〔Ｄ
０〕，DLo，DLkをアドレス情報DM・ADRとし
て出力する。また、メモリSD０〜SD１５に対し
てデータの書込みおよび読出しを行う場合、下位
アドレス情報の全ビツトを“０”とし、その上位
にメモリSD０〜SD１５を指定する情報DLo（＝
DL0〜DL15）およびDLk（＝DLSD）を付加してア
ドレス情報DM・ADRとして出力する。また、
残響音RVD1、RVD2を形成する場合には、メモ
リＤ１〜Ｄ１５、MD０〜MD１５のそれぞれに
対応するアドレスカウンタAC（Ｄ１）〜AC（Ｄ１
５），AC（MD０）〜AC（MD１５）の各出力情
報ADR〔Ｄ１〕〜ADR〔Ｄ１５〕，ADR〔MD０〕
〜ADR〔MD１５〕を下位アドレス情報とし、そ
の上位に情報DLoおよびDLkを付加し、これら１
組の情報ADR〔ｎ〕，DLo，DLkをアドレス情報
DM・ADRとして出力する。この場合、情報DLo
およびDLkの下位に情報ADR〔ｎ〕＋OF・ADRo
を付加すべき時には制御信号出力レジスタ３０３
から制御パルスGP１が出力される。また、情報
DLoおよびDLkの下位に付加する下位アドレス情
報の全ビツトを“０”にすべき時には、制御信号
出力レジスタ３０３から制御パルスGP２が出力
される。 なお、アドレス情報出力回路３０９は、情報
DLoおよびDLkを一時記憶するレジスタを内部に
備えている。 次に、演算部４０は、メモリＤ０〜Ｄ１５，
MD０〜MD１５、SD０〜SD１５に記憶させる
データおよび各メモリから読出したデータの振幅
レベル制御を行うもので、係数メモリ４００、セ
レクタ４０１、演算回路４０２、テンポラリレジ
スタ４０３、ラツチ４０４とを備えている。 係数メモリ４００は、デイレイレングスデータ
メモリと同様、残響特性の異なる８種類の残響音
に対応して８個のメモリブロツクを有し、各メモ
リブロツクには各種類別の残響音を形成するため
に必要な一組の係数Ko（ｎ：１〜64）が予め記憶
されている。そして、パラメータ指定回路２００
からパラメータ指定情報PSLが供給され、かつ係
数Koを指定するアドレス情報ADR〔Ko〕が制御
信号出力レジスタ３０３から供給されると、情報
PSLで指定されるメモリブロツクのうち情報
ADR〔Ko〕で指定されるアドレスから係数Koが
読出され、演算回路４０２の演算入力Ａに供給さ
れる構成になつている。セレクタ４０１は、Ａ側
入力にサンプリングされた楽音データGD（ｔ）
が入力され、Ｂ側入力に記憶部１９からの読出し
データMRDが入力され、Ｃ側入力にラツチ４０
４を介してテンポラリレジスタ４０３の出力デー
タRGDが入力されており、これらの入力データ
GD（ｔ）、MRD、RGDは制御信号出力レジスタ
３０３から出力されるセレクト制御信号SL１
（２ビツト構成）によつていずれか１つが選択さ
れ、演算回路４０２の演算入力（Ｘ）に供給され
ている。 演算回路４０２は、演算入力(A)に係数メモリ４
００から読出された係数Koが入力され、演算入
力(B)にラツチ４０４を介してテンポラリレジスタ
４０３の出力データRGDが入力され、演算入力
（Ｘ）にセレクタ４０１の選択出力データ（SPD
（ｔ）、MRD、RGD）が入力され、制御信号出力
レジスタ３０３から出力される演算制御信号
CTL（３ビツト構成）により、 （Ｙ）＝(A)・（Ｘ）＋(B)……（７−１） （Ｙ）＝（Ｘ）＋(B) ……（７−２） （Ｙ）＝（Ｘ） ……（７−３） （Ｙ）＝(B) ……（７−４） （Ｙ）＝（０） ……（７−５） の演算を実行し、その演算値（Ｙ）をテンポラリ
レジスタ４０３、記憶部１９、出力レジスタ５０
０に供給する構成になつている。 テンポラリレジスタ４０３は、初期反射音
ECH（ｔ）、残響音RVD1，RVD2の形成過程にお
ける演算回路４０２の演算値（Ｙ）を一時記憶
し、その記憶内容をレジスタ出力データRGDと
してセレクタ４０１のＣ側入力および演算回路４
０２の演算入力Ｂに帰還するもので、５ビツト構
成のレジスタ指定情報RGo（ｎ：０〜31）により
指定される32個のレジスタＲ０〜Ｒ３１を有し、
入力データは情報RGoにより指定されたレジスタ
（R0〜R31）に対し書込み制御信号WR１の制御
によつて書込まれる。 次に、出力レジスタ５００は、演算回路４０２
の演算値（Ｙ）として得られた初期反射音の瞬時
値ECH（ｔ）および初期反射音に続く残響音の瞬
時値RVD（ｔ）を書込み制御信号WR２によつて
取込み、この取込みデータを減衰器５０１を介し
て第１図のDA変換器１２に供給する。 なお、セレクタ４０１におけるセレクト制御信
号SL１および演算回路４０２における演算制御
信号CTLは、制御信号出力レジスタ３０３から
出力されるオペレーシヨンコードOPCに含まれ
るものである。 次に、以上の構成の動作について説明する。 動作説明 ａ 初期反射音の形成動作 (1) まず、現在時刻ｔでサンプリングした楽音
データGD（ｔ）をメモリＤ０に書込むため、 SL１；SELECT(A) CTL；（Ｙ）＝（Ｘ） で示される内容のセレクト制御信号SL１お
よび演算制御信号CTLがオペレーシヨンコ
ードOPCとして制御信号出力レジスタ３０
３から出力される。これによつて、セレクタ
４０１は楽音データGD（ｔ）を演算回路４
０２の演算入力（Ｘ）に供給する。また、演
算回路４０２は、演算入力（Ｘ）に入力され
た楽音データGD（ｔ）を演算値（Ｙ）とし
て出力する。 (2) 次に、現在のサンプリング時刻（ｔ）に対
応したメモリＤ０のアドレスを指定した上、
このアドレスに演算回路４０２の出力データ
GD（ｔ）を書込むため、 DLo；DL0 DLk；DLD WR４；“１”（WRITE） Ｌ３；“１”（LATCH） で示される内容のメモリ種別情報DLk、書込
み制御信号WR４、ラツチ制御信号Ｌ３がオ
ペレーシヨンコードOPCとして、またメモ
リ番号情報DLoが制御信号出力レジスタ３０
３から出力される。 これによつて、メモリ、Ｄ０に対応したア
ドレスカウンタAC（Ｄ０）の出力情報ADR
〔Ｄ０〕が現在時刻ｔの楽音データGD（ｔ）
を書込むための下位アドレス情報としてラツ
チ３０６にラツチされる。そして、このラツ
チされた下位アドレス情報ADR〔Ｄ０〕は、
アドレス情報出力回路３０９においてその上
位にメモリ番号情報DLo（＝DL0）およびメ
モリ種別情報DLk（＝DLD）が付加されてメ
モリＤ０に対する楽音データGD（ｔ）の書
込みアドレス情報DM・ADRとして出力さ
れる。これにより、演算回路４０２を介して
データメモリ１９０のメモリＤ０のデータ入
力に与えられている現在時刻ｔの楽音データ
GD（ｔ）は書込み制御信号WR４によつて現
在時刻ｔに対応したアドレスに書込まれる。 (3) 次に、各サンプリング時刻毎の初期反射音
の合成値を記憶するレジスタＲ０をクリアす
るため、 RGo；Ｒ０ CTL；（Ｙ）＝０ WR１；“１”（WRITE） で示される内容の演算制御信号CTL、書込
み制御信号WR１がオペレーシヨンコード
OPCとして、またレジスタ番号情報RGoが
制御信号出力レジスタ３０３から出力され
る。 これによつて、レジスタＲ０には「０」が
書込まれる。すなわち、レジスタＲ０はクリ
アされる。 (4) 次に、第１反射音ECH1を形成するため、 OF・ADRo；OF・ADR1 DLk；DLD GP１；“１” Ｌ２；“１”（LATCH） で示される内容のメモリ種別情報DLk、制御
パルスGP１、ラツチ制御信号Ｌ２がオペレ
ーシヨンコードOPCとして、また第１反射
音ECH1の遅延時間i1に対応したアドレス情
報OF・ADR1が制御信号出力レジスタ３０
３から出力される。この場合、アドレス情報
出力回路３０９には前記ステツプ(2)における
メモリ番号情報DLo（＝DL0）が保持されて
いる。 これによつて、アドレス情報出力回路３０
９は、ラツチ３０６にラツチされているアド
レス情報ADR〔Ｄ０〕と遅延時間i1に対応し
たアドレス情報OF・ADR1とを加算してそ
の加算値を下位アドレス情報とし、メモリ番
号情報DLo（＝DL0）、メモリ種別情報DLk（＝
DLDを上位アドレス情報とし、メモリＤ０か
らi1時間前に書込んだ楽音データGD（ｔ−i1）
を読出すためのアドレス情報DM・ADRと
して出力する。これにより、メモリＤ０から
i1時間前の楽音データGD（ｔ−i1）が読出さ
れ、この読出しデータGD（ｔ−i1）はラツチ
制御信号Ｌ２によつてラツチ１９１にラツチ
される。 (5) 次に、レジスタＲ０の現在値をラツチ４０
４に転送するため、 RGo；Ｒ０ Ｌ１；“１”（LATCH） で示される内容のラツチ制御信号Ｌ１がオペ
レーシヨンコードとして、またレジスタ番号
情報RGoが制御信号出力レジスタ３０３から
出力される。これによつて、レジスタＲ０の
現在値はラツチ４０４に転送されて記憶され
る。 (6) 次に、i1時間前の楽音データGD（ｔ−i1）
に振幅レベル制御用の係数K1を乗算し、第
１反射音ECH1に関する瞬時値K1・GD（ｔ−
i1）を得るため、 ADR〔Ko〕；ADR〔K1〕 SL１；SELECT(B) CTL；(A)・（Ｘ）＋(B)＝（Ｙ） で示されるセレクト制御信号SL１、演算制
御信号CTLがオペレーシヨンコードOPCと
して、また定数読出し用のアドレス情報
ADR〔Ko〕が制御信号出力レジスタ３０３
から出力される。 これによつて、係数メモリ４００から第１
反射音ECH1に関する係数K1が読出されて演
算回路４０２の演算入力(A)に供給される。ま
た、セレクタ４０１は、Ｂ側選択入力にラツ
チ１９１から供給されているi1時間前の楽音
データGD（ｔ−i1）を選択し、該データGD
（ｔ−i1）を演算回路４０２の演算入力（Ｘ）
に供給する。また、演算回路４０２は （Ｙ）＝(A)・（Ｘ）＋(B)＝K1・GD（ｔ−i1）＋
〔R0〕 で示される演算を行なう。この場合、レジス
タＲ０の内容は前述のステツプ(3)においてク
リアされているため、ここでは第１反射音
ECH1に関する瞬時値K1・GD（ｔ−i1）が演
算回路４０２の演算値（Ｙ）として得られ
る。 (7) 次に、第１反射音ECH1の瞬時値K1・GD
（ｔ−i1）をレジスタＲ０に転送して記憶さ
せるため、 RGo；Ｒ０ WR１；“１”（WRITE） で示される内容の書込み制御信号WR１がオ
ペレーシヨンコードOPCとして、またレジ
スタ番号情報RGoが制御信号出力レジスタ３
０３から出力される。 これによつて、演算回路４０２の出力デー
タ（Ｙ）＝K1・GD（ｔ−i1）がレジスタＲ０
に書込まれる。 ここまでのステツプを終了することによ
り、レジスタＲ０には第１反射音ECH1の瞬
時値K1・GD（ｔ−i1）が得られる。 (8) 次に、第２反射音ECH2〜第10反射音
ECH10に関する瞬時値K2・GD（ｔ−i2）〜
K10・GD（ｔ−i10）が前述のステツプ(4)〜(7)
と同様にして形成される。従つて、第10反射
音ECH10に関するステツプ(7)の動作を終了し
た段階では、レジスタＲ０には第１反射音
ECH1〜第10反射音ECH10の瞬時値の総和10 〓n=1
Ko・GD（ｔ−io）が得られる。そして、この
総和10 〓n=1 Ko・GD（ｔ−io）は出力レジスタ５
００に対して書込み制御信号WR２によつて
書込まれ、減衰器５０１に転送される。 ｂ フイルタ動作 (1) まず、メモリＤ１０からｊ時間前の楽音デ
ータGD（ｔ−ｊ）を読出すため、 DLo；DL DLk；DLD Ｌ３；“１”（LATCH） Ｌ２；“１”（LATCH） で示される内容のメモリ種別情報DLk、ラツ
チ制御信号Ｌ３，Ｌ２がオペレーシヨンコー
ドOPCとして、またメモリ番号情報DLoが制
御信号出力レジスタ３０３から出力される。 これによつて、メモリＤ１０に対応したア
ドレスカウンタAC（Ｄ１０）の出力情報
ADR〔Ｄ１０〕がｊ時間前の楽音データGD
（ｔ−ｊ）を読出すための下位アドレス情報
としてラツチ３０６にラツチされる。そし
て、このラツチされた下位アドレス情報
ADR〔Ｄ１０〕は、アドレス情報出力回路３
０９においてその上位にメモリ番号情報DLo
（＝DL10）およびメモリ種別情報DLk（＝
DLD）が付加されてデータメモリ１９０のメ
モリＤ１０に対して楽音データGD（ｔ−ｊ）
の読出しアドレス情報DM・ADRとして出
力される。これにより、メモリＤ１０からｊ
時間前の楽音データGD（ｔ−ｊ）が読出さ
れ、この読出しデータGD（ｔ−ｊ）はラツ
チ制御信号Ｌ２によりラツチ１９１にラツチ
される。 (2) 次に、現在時刻ｔでサンプリングした楽音
データGD（ｔ）をデータGD（ｔ−ｊ）の読
出しアドレスと同一アドレスに書込むため、 SL１；SELECT(A) CTL；（Ｙ）＝（Ｘ） で示される内容のセレクト制御信号SL１お
よび演算制御信号CTLがオペレーシヨンコ
ードOPCとして制御信号出力レジスタ３０
３から出力される。これによつて、セレクタ
４０１は楽音データGD（ｔ）を演算回路４
０２の演算入力Ｘに供給する。また、演算回
路４０２は、演算入力Ｘに入力された楽音デ
ータGD（ｔ）を演算値（Ｙ）として出力す
る。 (3) 次に、楽音データGD（ｔ）をメモリＤ１
０に書込むため、 DLo；DL10 DLk；DLD WR４；“１”（WRITE） Ｌ３；“１”（LATCH） で示される内容のメモリ種別情報DLk、書込
み制御信号WR４、ラツチ制御信号Ｌ３がオ
ペレーシヨンコードOPCとして、またメモ
リ番号情報DLoが制御信号出力レジスタ３０
３から出力される。 これによつて、メモリＤ１０に対応したア
ドレスカウンタAC（Ｄ１０）の出力情報
ADR〔Ｄ１０〕が現在時刻ｔの楽音データ
GD（ｔ）を書込むための下位アドレス情報
としてラツチ３０６にラツチされる。そし
て、このラツチされた下位アドレス情報
ADR〔Ｄ１０〕は、アドレス情報出力回路３
０９においてその上位にメモリ番号情報DLo
（＝DL10）およびメモリ種別情報DLk（＝
DLD）が付加されてメモリＤ１０に対する楽
音データGD（ｔ）の書込みアドレス情報
DM・ADRとして出力される。これにより、
演算回路４０２を介してデータメモリ１９０
のメモリＤ１０のデータ入力に与えられてい
る現在時刻ｔの楽音データGD（ｔ）は書込
み制御信号WR４によつて現在時刻ｔに対応
したアドレスに書込まれる。 (4) 次に、ローパスフイルタLPFにおいて、
レジスタＲ１の内容、係数K11、ｊ時間前の
楽音データGD（ｔ−ｊ）により、 〔R1〕＋K11・GD（ｔ−ｊ） を演算し、この演算値をレジスタＲ１に再び
記憶させるため、まず、 RGo；Ｒ１ Ｌ１；“１”（LATCH） の内容で示されるラツチ制御信号Ｌ１がオペ
レーシヨンコードOPCとして、またレジス
タ番号情報RGoが制御信号出力レジスタ３０
３から出力され、レジスタＲ１の内容がラツ
チ４０４に転送される。 (5) 次に、K11・GD（ｔ−ｊ）の演算を行うた
め、 ADR〔Ko〕；ADR〔K11〕 SL１；SELECT(B) CTL；（Ｙ）＝(A)・（Ｘ）＋(B) で示される内容のセレクト制御信号SL１、
演算制御信号CTLがオペレーシヨンコード
OPCとして、また定数読出し用のアドレス
情報ADR〔Ko〕が制御信号出力レジスタ３
０３から出力される。 これによつて、係数メモリ４００から係数
K11が読出されて演算回路４０２の演算入力
Ａに供給される。また、セレクタ４０１は先
のｂ−(1)のステツプでラツチ１９１にラツチ
されている楽音データGD（ｔ−ｊ）を選択
し、演算回路４０２の演算入力（Ｘ）に給す
る。これによつて、演算回路４０２は、 （Ｙ）＝(A)・（Ｘ）＋(B) ＝K11・GD（ｔ−ｊ）＋R1 の演算を行う。この場合、レジスタＲ１の内
容は前回のサンプリング時刻（ｔ−１）にお
けるフイルタ処理が終了した段階でクリアさ
れているため、このステツプではK11・GD
（ｔ−ｊ）が演算値（Ｙ）として得られる。 (6) 次に、この演算値（Ｙ）＝K11・GD（ｔ−
ｊ）をレジスタＲ１に記憶させるため、 RGo；Ｒ１ WR１；“１”（WRITE） の内容で示される書込み制御信号WR１がオ
ペレーシヨンコードOPCとして、またレジ
スタ番号情報RGoが制御信号出力レジスタ３
０３から出力される。 これによつて、演算回路４０２の出力デー
タK11・GD（ｔ−ｊ）がレジスタＲ１に記憶
される。 (7) 次に、メモリSD０から（ｊ−１）時間前
の楽音データGD（ｔ−ｊ−１）を読出すた
め、 DLo；DL0 DLk；DLSD GP２；“１” Ｌ２；“１”（LATCH） で示される内容のメモリ種別情報DLk、ラツ
チ制御信号Ｌ２、ゲートパルス信号GP２が
オペレーシヨンコードOPCとして、またメ
モリ番号情報DLoが制御信号出力レジスタ３
０３から出力される。すると、アドレス情報
出力回路３０９は、下位アドレス情報の全ビ
ツトを“０”にし、その上位にメモリ番号情
報DLo（＝DL0）およびメモリ種別情報DLk
（DLSD）を付加し、メモリSD０に対するア
ドレス情報DM・ADRとして出力する。こ
れにより、メモリSD０から（ｊ−１）時間
前の楽音データGD（ｔ−ｊ−１）が読出さ
れ、ラツチ１９１にラツチされる。 (8) 次に、レジスタＲ１の内容K11・GD（ｔ−
ｊ）、係数K12、ラツチ１９１にラツチされ
ている楽音データGD（ｔ−ｊ−１）により K12・GD（ｔ−ｊ−１）＋〔R1〕 を演算し、この演算値をレジスタＲ１に再び
記憶させるため、まず RGo；Ｒ１ Ｌ１；“１”（LATCH） で示される内容のラツチ制御信号Ｌ１がオペ
レーシヨンコードOPCとして、またレジス
タ番号情報RGoが制御信号出力レジスタ３０
３から出力され、レジスタＲ１の内容K11・
GD（ｔ−ｊ）がラツチ４０４に転送される。 (9) 次に、K12・GD（ｔ−ｊ−１）＋〔R1〕の演
算を行うため、 ADR〔Ko〕；ADR〔K12〕 SL１；SELECT(B) CTL；（Ｙ）＝(A)・（Ｘ）＋(B) で示される内容の信号SL１，CTLがオペレ
ーシヨンコードOPCとして、またアドレス
情報ADR（Ko）が制御信号出力レジスタ３
０３から出力される。 これによつて、係数メモリ４００から係数
K12が読出されて演算回路４０２の演算入力
(A)に供給される。また、セレクタ４０１はラ
ツチ１９１にラツチされている楽音データ
GD（ｔ−ｊ−１）を選択して演算回路４０
２の演算入力（Ｘ）に供給する。これによつ
て、演算回路４０２は （Ｙ）＝(A)・（Ｘ）＋(B) ＝K12・GD（ｔ−ｊ−１）＋K11・GD（ｔ−
ｊ） の演算値（Ｙ）を出力する。そして、この演
算値（Ｙ）は次のステツプでレジスタＲ１お
よびＲ２に記憶される。これにより、レジス
タＲ１およびレジスタＲ２の内容は、 〔R1〕＝〔R2〕＝K12・GD（ｔ−ｊ−１） ＋K11・GD（ｔ−ｊ） となる。 (10) 次に、レジスタＲ２の内容、係数K13、メ
モリSD０に記憶されている（ｊ−１）時間
前の楽音データGD（ｔ−ｊ−１）により、
K13・GD（ｔ−ｊ−１）＋〔R2〕の演算を行う
ため、まず、レジスタＲ２の内容をラツチ４
０４に転送するため、前述のｂ−(8)のステツ
プと同様にしてレジスタＲ２の内容K12・
GD（ｔ−ｊ−１）＋K11・GD（ｔ−ｊ）がラ
ツチ４０４へ転送される。 (11) 次に、係数K13を読出してK13・GD（ｔ−
ｊ−１）＋〔R2〕の演算を行うため、前述の
ｂ−(9)のステツプと同様にして ADR〔Ko〕；ADR〔K13〕 SL１；SELECT(B) CTL；（Ｙ）＝(A)・（Ｘ）＋(B) で示される内容の信号SL１，STLがオペレ
ーシヨンコードOPCとして、またアドレス
情報ADR〔Ko〕が制御信号出力レジスタ３
０３から出力される。 これによつて、係数メモリ４００から係数
K13が読出されて演算回路４０２の演算入力
(A)に供給される。また、セレクタ４０１はラ
ツチ１９１にラツチされている楽音データ
GD（ｔ−ｊ−１）を選択して演算回路４０
２の演算入力Ｘに供給する。 これにより、演算回路４０２は （Ｙ）＝(A)・（Ｘ）＋(B)＝K13・GD（ｔ−ｊ−
１） ＋K12・GD（ｔ−ｊ−１）＋K11・GD（ｔ−
ｊ） の演算値（Ｙ）を出力する。そして、この演
算値（Ｙ）は次のステツプでレジスタＲ２に
記憶され、このレジスタＲ２を介してハイパ
スフイルタHPFに供給される。 (12) ローパスフイルタLPFにおける最終ステ
ツプでは、レジスタＲ１の内容をメモリSD
０に書込み、次のサンプル時刻（ｔ＋１）で
使用するため、まずレジスタＲ１の内容
「K12・GD（ｔ−ｊ−１）＋K11・SPD（ｔ−
ｊ）」が前述のｂ−(8)のステツプと同様にし
てラツチ４０４に転送された後、演算回路４
０２に（Ｙ）＝(B)の演算を行なわせ、その演
算値「（Ｙ）＝K12・GD（ｔ−ｊ−１）＋K11・
GD（ｔ−ｊ）」がメモリSD０に書込まれる。
この書込み動作は、 DLo；DL0 DLk；DLSD GP２；“１” WR４；“１”（WRITE） で示される内容のオペレーシヨンコード
OPCとメモリ番号情報DLoが制御信号出力レ
ジスタ３０３から出力されることによつて行
なわれる。 ローパスフイルタLPFの動作が終了する
と次にハイパスフイルタHPFの動作が行な
われるが、このハイパスフイルタHPFの動
作については動明を省略する。 次に、遅延時間間隔の粗い残響音RVD1の
形成動作について説明する。 ｃ 残響音RVD1の形成動作 (1) まず、ハイパスフイルタHPFのレジスタ
Ｒ４の記憶データGD（ｔ−ｊ）に係数K17を
乗算し、その乗算値K17・GD（ｔ−ｊ）をレ
ジスタＲ５に記憶させるため、 RGo；Ｒ４ Ｌ１；“１”（LATCH） で示される内容のラツチ制御信号Ｌ１および
レジスタ番号情報RGoが制御信号出力レジス
タ３０３から出力され、レジスタＲ４の内容
GD（ｔ−ｊ）がラツチ４０４に転送される。 (2) 次に、K17・GD（ｔ−ｊ）を演算するた
め、 ADR〔Ko〕；ADR〔K17〕 SL１；SELECT(C) CTL；（Ｙ）＝(A)・（Ｘ） で示される内容のセレクト制御信号SL１、
演算制御信号CTL、係数読出し用のアドレ
ス情報ADR〔Ko〕が制御信号出力レジスタ
３０３から出力される。 これにより、係数メモリ４００から係数
K17が読出されて演算回路４０２の演算入力
(A)に供給される。また、セレクタ４０１はラ
ツチ４０４にラツチされているデータGD
（ｔ−ｊ）を選択して演算回路４０２の演算
入力（Ｘ）に供給する。 これにより、演算回路４０２は （Ｙ）＝(A)・（Ｘ）＝K17・GD（ｔ−ｊ） の演算値（Ｙ）を出力する。この演算値
（Ｙ）は次のステツプでレジスタＲ５に記憶
される。 (3) 次に、データメモリ１９０のメモリＤ１か
らx1時間前の楽音データGD（ｔ−x1）を読
出し、このデータGD（ｔ−x1）とレジスタ
Ｒ１１の現在値とを加算し、その加算値を再
びレジスタＲ１１に記憶させるため、まず、 DLo；DL1 DLk；DLD Ｌ３；“１”（LATCH） Ｌ２；“１”（LATCH） で示される内容のラツチ制御信号Ｌ３，Ｌ２
と、メモリ番号情報DLoおよびメモリ種別情
報DLkが制御信号出力レジスタ３０３から出
力される。 これにより、メモリＤ１に対応したアドレ
スカウンタAC（Ｄ１）の出力情報ADR〔Ｄ
１〕が楽音データGD（ｔ−x1）を読出すた
めの下位アドレス情報としてラツチ３０６に
ラツチされる。そして、この下位アドレス情
報ADR〔Ｄ１〕はアドレス情報出力回路３０
９においてその上位にメモリ番号情報DLoお
よびメモリ種別情報DLkが付加されて、デー
タメモリ１９０に対してメモリＤ１のアドレ
ス情報DM・ADRとして出力される。これ
により、メモリＤ１からx1時間前の楽音デー
タGD（ｔ−x1）が読出され、ラツチ１９１
にラツチされる。 (4) 次に、この読出しデータGD（ｔ−x1）と
レジスタＲ１１の現在値とを加算するため、
レジスタＲ１１の内容がラツチ４０４に転送
された後、 SL１；SELECT(B) CTL；（Ｙ）＝（Ｘ）＋(B) で示される内容のセレクト制御信号SL１お
よび演算制御信号CTLが制御信号出力レジ
スタ３０３から出力される。 すると、セレクタ４０１はラツチ１９１に
ラツチされている楽音データGD（ｔ−x1）
を選択して演算回路４０２の演算入力（Ｘ）
に供給する。これにより、演算回路４０２は （Ｙ）＝（Ｘ）＋(B)＝〔R11〕＋GD（ｔ−x1） で示される演算値（Ｙ）を出力する。この場
合、レジスタＲ１１の内容は前回のサンプリ
ング時刻（ｔ−１）における動作を終了した
段階でクリアされている。このため、このス
テツプ(4)における演算値（Ｙ）はGD（ｔ−
x1）となる。この後、演算値（Ｙ）はレジス
タＲ１１に転送されて記憶される。 (5) 次に、メモリＤ１から楽音データGD（ｔ
−x1）を読出し、これに係数K18を乗算し、
さらにその乗算値K18・GD（ｔ−x1）とレジ
スタＲ５の内容「K17・GD（ｔ−ｊ）」との
加算値をレジスタＲ６に再び記憶させるた
め、まず前述のｃ−(1)のステツプと同様にし
てレジスタＲ５の内容「K17・GD（ｔ−ｊ）」
がラツチ４０４に転送される。 (6) 次に、ラツチ１９１にラツチされている楽
音データGD（ｔ−x1）、ラツチ４０４にラツ
チされているデータ「K17・GD（ｔ−ｊ）」、
係数K18とにより、 （Ｙ）＝K18・GD（ｔ−x1）＋K17・GD（ｔ−
ｊ） の演算を行うため、 ADR〔Ko〕；ADR〔K18〕 SL１；SELECT(B) CTL；（Ｙ）＝(A)・（Ｘ）＋(B) で示される内容のセレクト制御信号SL１、
演算制御信号CTL、係数読出し用のアドレ
ス情報ADR〔Ko〕が制御信号レジスタ３０
３から出力される。 これにより、係数メモリ４００から係数
K18が読出されて演算回路４０２の演算入力
(A)に供給される。また、セレクタ４０１はラ
ツチ１９１にラツチされている楽音データ
GD（ｔ−x1）を選択して演算回路４０２の
演算入力（Ｘ）に供給する。 これにより、演算回路４０２は （Ｙ）＝(A)・（Ｘ）＋(B) ＝K18・GD（ｔ−x1）＋K17・GD（ｔ−ｊ） を出力する。そして、この演算値（Ｙ）は次
のステツプでレジスタＲ６を介してメモリＤ
１の現在時刻ｔに対応したアドレスに書込ま
れる。この後、レジスタＲ６はメモリＤ２の
系統の処理を行うためクリアされる。 (7) 次に、メモリＤ２〜Ｄ９の各系統に関する
処理が前述のｃ−(3)〜ｃ−(6)のステツプと同
様にして行なわれる。そして、メモリＤ１〜
Ｄ９の各系統の処理を終了すると、レジスタ
Ｒ１１には RVD1（ｔ）＝9 〓n=1 GD（ｔ−xo） で表わされる残響音RVD1に関する情報が得られ
る。 次に、遅延時間間隔の密な残響音RVD2の形成
動作について説明する。 ｄ 残響音RVD2の形成動作 (1) まず、メモリMD０からy1時間前の残響音
データRVD1（ｔ−y1）を読出すため、 DLo；DL0 DLk；DLMD Ｌ３；“１”（LATCH） Ｌ２；“１”（LATCH） で示される内容のラツチ制御信号Ｌ３，Ｌ１
と、メモリ番号情報DLoおよびメモリ種別情
報DLkが制御信号出力レジスタ３０３から出
力される。これにより、アドレス情報出力回
路３０９において前述のｃ−(3)のステツプと
同様にしてメモリMD０に対するアドレス情
報DM・ADRが形成され、メモリMD０から
y1時間前のデータRVD1（ｔ−y1）が読出さ
れる。そして、このデータRVD1（ｔ−y1）
はラツチ１９１にラツチされる。 (2) 次に、ラツチ１９１にラツチされたデータ
RVD1（ｔ−y1）、レジスタＲ１１の出力デー
タRVD1（ｔ）、係数K30により、 K30・RVD1（ｔ−y1）＋RVD1（ｔ） を演算し、その演算値をレジスタＲ１２に記
憶させるため、まず、レジスタＲ１１の出力
データRVD1（ｔ）がラツチ４０４に転送さ
れた後、 ADR〔Ko〕；ADR〔K30〕 SL１；SELECT(B) CTL；（Ｙ）＝(A)・（Ｘ）＋(B) で示される内容のセレクト制御信号SL１、
演算制御信号CTLおよび係数読出し用のア
ドレス情報ADR〔Ko〕が制御信号出力レジ
スタ３０３から出力される。 これにより、演算回路４０２には前述のｃ
−(6)のステツプと同様にして係数K30が演算
入力(A)に供給され、またデータRVD1（ｔ−
y1）が演算入力（Ｘ）に供給される。これに
より、演算回路４０２は （Ｙ）＝(A)・（Ｘ）＋(B) ＝K30・RVD1（ｔ−y1）＋RVD1（ｔ） の演算値（Ｙ）を出力する。そして、この演
算値（Ｙ）は次のステツプにおいてレジスタ
Ｒ１２に記憶される。 (3) 次に、レジスタＲ１２の内容「K30・
RVD1（ｔ−y1）＋RVD1（ｔ）」に係数K29を乗
算するため、まずレジスタＲ１２の内容がラ
ツチ４０４に転送された後、 ADR〔Ko〕；ADR〔K29〕 SL１；SELECT(C) CTL；（Ｙ）＝(A)・（Ｘ） で示される内容のセレクト制御信号SL１、
演算制御信号CTLと、係数読出し用のアド
レス情報ADR〔Ko〕が制御信号出力レジス
タ３０３から出力される。 これにより、演算回路４０２には係数K30
が演算入力(A)に供給され、またデータ
「K30・RVD1（ｔ−y1）＋RVD1（ｔ）」が演算
入力（Ｘ）に供給される。これにより、演算
回路４０２は （Ｙ）＝(A)・（Ｘ） ＝K29・｛K30・RVD1（ｔ−y1）＋RVD1
（ｔ）｝ で示される演算値（Ｙ）を出力する。この演
算値（Ｙ）は次のステツプにおいてレジスタ
Ｒ１３に記憶される。 (4) 次に、レジスタＲ１３の内容とy1時間前の
データRVD1（ｔ−y1）（前述のｄ−(1)のステ
ツプでラツチ１９１にラツチされている）と
を加算し、その加算値をレジスタＲ１３に再
び記憶させるため、前述のｄ−(2)のステツプ
と同様にしてレジスタＲ１３の内容「K29・
｛K30・RVD1（ｔ−y1）＋RVD1（ｔ）｝」がラツ
チ４０４に転送された後、 SL１；SELECT(B) CTL；（Ｙ）＝(B)＋（Ｘ） で示される内容のセレクト制御信号SL１、
演算制御信号CTLが制御信号出力レジスタ
３０３から出力される。これにより、演算回
路４０２は （Ｙ）＝(B)＋（Ｘ）＝RVD1（ｔ−y1） ＋K29・｛K30・RVD1（ｔ−y1）＋RVD1
（ｔ）｝ で示される演算値（Ｙ）を出力する。この演
算値（Ｙ）は次のステツプにおいてレジスタ
Ｒ１３に記憶され、残響音情報RVD2Aとし
て出力される。 (5) 次に、レジスタＲ１２の内容「K30・
RVD1（ｔ−y1）＋RVD1（ｔ）」をy1時間遅れ
たサンプリング時刻（ｔ＋y1）で使用するた
め、レジスタＲ１２の内容がメモリMD０の
現在時刻ｔに対応したアドレスに書込まれ
る。 (6) この後、y1時間間隔よりさらに密な残響音
RVD2B，RVD2Cが同様にして形成される。 なお、第６図（第７図）の実施例ではバン
ドパスフイルタBPFを設けているが、これ
は必要に応じて省略するようにしても良い。
また、第１８図の機能ブロツク図に示すよう
に、メモリＤ１０の出力データをハイパスフ
イルタHPF、バンドパスフイルタBPF、ロ
ーパスフイルタLPFにより３系列の周波数
帯域に分け、第１残響音形成部２０００にお
いて各周波数帯域別に異なる残響音を形成す
るようにしてもよい。これは、制御プログラ
ムの内容を変更するのみで容易に実現でき
る。 このようにこの実施例の残響音付加装置は
デイジタルメモリを遅延素子として利用する
ようにしたものであるため、残響時間を長く
してもＳ／Ｎ比が低下せず、自然の残響音と
同質の残響音を発生させることができる。ま
た、残響時間はデイジタルメモリのアドレス
間隔を変えることによつて自由に変更できる
利点がある。また、１つの演算回路を時分割
的に共用でき、構成を簡単にすることができ
るなどの利点がある。 以上説明したように、この発明による電子楽器
は複数の楽音系列を有するものにおいて、残響音
を付加すべき系列を任意に選択可能としたので、
各系列の楽音音色等に応じて残響音を付加した
り、しなかつたりすることが自由にできる。 さらに、残響音付加手段を、残響音の残響特性
を複数の中から選択的に指示する残響特性指示手
段と、この残響特性指示手段において指示可能な
残響特性のそれぞれに対応した残響音を形成する
ための制御プログラムを複数記憶しており、指示
された残響特性に対応する制御プログラムを出力
する制御プログラムメモリと、指示された各残響
特性に関するパラメータを制御プログラムに従つ
て出力するパラメータ発生手段と、少なくとも上
記制御プログラムに応じてメモリ用の書込み・読
出し、アドレス指定の制御をなすメモリ制御信号
および演算用の演算制御をなす演算制御信号を出
力する制御手段と、上記パラメータおよび上記演
算制御信号に従つて指示された残響特性に対応し
た所定の演算を行なう演算手段および、複数のア
ドレスを有し上記メモリ制御信号に従つて演算手
段の出力の書込み・読出しを行なうメモリからな
り、この両者の組合わせによつて入力されたデイ
ジタル楽音信号に指示手段で指示された残響特性
を付加して出力する残響音形成手段とから構成
し、デイジタル構成としたので、簡単な構成によ
つて、Ｓ／Ｎ比が良好な残響音が形成でき、かつ
残響特性の変更を演奏途中においてもきわめて容
易に行なうことができ、演奏効果をさらに高める
ことができる等優れた効果がある。
第１図はこの発明による電子楽器の一実施例を
示すブロツク図、第２図および第４図は第１図に
おける楽音データアキユムレータの具体例をそれ
ぞれ示す回路図、第３図はその動作を説明するた
めのタイムチヤート、第５図は残響音付加装置に
供給する楽音データのサンプリングレートを変更
するための回路の一例を示す図、第６図はこの発
明に用いる残響音付加装置の一実施例を示すブロ
ツク図、第７図は第６図の実施例を機能的に表わ
した機能ブロツク図、第８図および第９図は遅延
回路の基本的構成を示すブロツク図、第１０図は
第８図の遅延回路の動作を説明するためのタイム
チヤート、第１１図は第６図の実施例において発
生される初期反射音の特性図、第１２図は櫛型フ
イルタ構成の遅延回路の周波数特性を示す図、第
１３図および第１４図は第６図の実施例において
発生される残響音の特性図、第１５図は第６図の
実施例におけるデータメモリの構造を示す図、第
１６図は第６図の実施例におけるデイレイレング
スデータメモリの構造を示す図、第１７図は第６
図の実施例におけるアドレスカウンタの構造を示
す図、第１８図はこの発明に用いる残響音付加装
置の他の実施例を示す機能ブロツク図である。 １……上鍵盤、２……下鍵盤、３……ペダル鍵
盤、６……楽音信号発生回路、８……楽音データ
アキユムレータ、９……楽音データ選択回路、１
０……残響音付加鍵盤選択回路、１１……残響音
付加装置、１９……記憶部、２０……時間情報発
生部、３０……アドレス情報発生部、４０……演
算部、１０００……初期反射音形成部、２０００
……第１残響音形成部、３０００……第２残響音
形成部。
示すブロツク図、第２図および第４図は第１図に
おける楽音データアキユムレータの具体例をそれ
ぞれ示す回路図、第３図はその動作を説明するた
めのタイムチヤート、第５図は残響音付加装置に
供給する楽音データのサンプリングレートを変更
するための回路の一例を示す図、第６図はこの発
明に用いる残響音付加装置の一実施例を示すブロ
ツク図、第７図は第６図の実施例を機能的に表わ
した機能ブロツク図、第８図および第９図は遅延
回路の基本的構成を示すブロツク図、第１０図は
第８図の遅延回路の動作を説明するためのタイム
チヤート、第１１図は第６図の実施例において発
生される初期反射音の特性図、第１２図は櫛型フ
イルタ構成の遅延回路の周波数特性を示す図、第
１３図および第１４図は第６図の実施例において
発生される残響音の特性図、第１５図は第６図の
実施例におけるデータメモリの構造を示す図、第
１６図は第６図の実施例におけるデイレイレング
スデータメモリの構造を示す図、第１７図は第６
図の実施例におけるアドレスカウンタの構造を示
す図、第１８図はこの発明に用いる残響音付加装
置の他の実施例を示す機能ブロツク図である。 １……上鍵盤、２……下鍵盤、３……ペダル鍵
盤、６……楽音信号発生回路、８……楽音データ
アキユムレータ、９……楽音データ選択回路、１
０……残響音付加鍵盤選択回路、１１……残響音
付加装置、１９……記憶部、２０……時間情報発
生部、３０……アドレス情報発生部、４０……演
算部、１０００……初期反射音形成部、２０００
……第１残響音形成部、３０００……第２残響音
形成部。
Claims (1)
- 【特許請求の範囲】 １ 音色等の楽音特性が異なる複数系列のデイジ
タル楽音信号を発生する楽音信号発生手段と、 入力されるデイジタル楽音信号に残響音を付加
して出力するデイジタル型の残響音付加手段と、 上記複数系列のデイジタル楽音信号のうち所望
の系列のデイジタル楽音信号を上記残響音付加手
段に選択的に供給する選択手段と、 を備え、 上記残響音付加手段は、 残響音の残響特性を複数の中から選択的に指示
する残響音指示手段と、 該残響音指示手段において指示可能な残響特性
のそれぞれに対応した残響音を形成するための制
御プログラムを複数記憶しており、上記残響特性
指示手段で指示された残響特性に対応する制御プ
ログラムを出力する制御プログラムメモリと、 演算手段および複数のアドレスを有するデータ
メモリを含む残響音形成手段と、 上記残響特性指示手段において指示された残響
特性に対応する、遅延時間に関するパラメータお
よび演算係数に関するパラメータを上記制御プロ
グラムメモリの出力に従つて発生するパラメータ
発生手段と、 上記制御プログラムメモリの出力および上記遅
延時間に関するパラメータに基づき上記データメ
モリに対する書き込み、読み出し、アドレス指定
のためのメモリ制御信号を出力するとともに、上
記制御プログラムメモリの出力に基づき上記演算
手段に対する演算制御信号を出力する制御手段と
から構成され、 上記残響音形成手段では、上記メモリ制御信号
に従つて上記データメモリから読み出された信号
と、上記演算係数と、デイジタル楽音信号とで所
定の演算を行うことにより上記デイジタル楽音信
号に対して上記残響特性指示手段において指示さ
れた残響特性を付加して出力することを特徴とす
る電子楽器。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56137298A JPS5838999A (ja) | 1981-08-31 | 1981-08-31 | 電子楽器 |
| US06/658,139 US4586417A (en) | 1981-07-28 | 1984-10-05 | Electronic musical instruments provided with reverberation tone generating apparatus |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56137298A JPS5838999A (ja) | 1981-08-31 | 1981-08-31 | 電子楽器 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5838999A JPS5838999A (ja) | 1983-03-07 |
| JPH0117595B2 true JPH0117595B2 (ja) | 1989-03-31 |
Family
ID=15195410
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP56137298A Granted JPS5838999A (ja) | 1981-07-28 | 1981-08-31 | 電子楽器 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5838999A (ja) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0266596A (ja) * | 1988-09-01 | 1990-03-06 | Kawai Musical Instr Mfg Co Ltd | リバーブ装置 |
| JPH0293693A (ja) * | 1988-09-30 | 1990-04-04 | Kawai Musical Instr Mfg Co Ltd | リバーブ装置 |
| JPH02264998A (ja) * | 1989-04-05 | 1990-10-29 | Casio Comput Co Ltd | 楽音生成装置 |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5642292A (en) * | 1979-09-14 | 1981-04-20 | Nippon Musical Instruments Mfg | Sound effect device |
-
1981
- 1981-08-31 JP JP56137298A patent/JPS5838999A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5838999A (ja) | 1983-03-07 |
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