JPS648838B2 - - Google Patents

Description

【発明の詳細な説明】

この発明は電子楽器に関し、特に複数の音高指
定手段あるいは複数の楽音発生系列を有し、各鍵
盤毎あるいは各楽音信号発生系列毎に異なる特性
の残響音を付加して発音するようにし電子楽器に
関するものである。 従来、電子楽器においては上鍵盤，下鍵盤，ペ
ダル鍵盤，ソロ鍵盤など複数の鍵盤を設け、各鍵
盤では音色がそれぞれ異なる演奏音を発音できる
ようにしたものがある。また、複数の楽音信号発
生系列を設け、１つの押下鍵に対してピツチや音
色などの楽音要素が異なる複数の楽音を同時に発
生できるようにしたものがある。 ところで、このような電子楽器において各鍵盤
の押下鍵に対応する楽音あるいは各楽音信号発生
系列の楽音に対し残響音を付加する場合、楽音の
音色など楽音要素が各鍵盤毎あるいは各楽音信号
発生系列毎に異なるため、各楽音要素に応じて残
響音の残響時間，残響深さなどの特性を異ならせ
た方がより豊かな演奏効果を実現できるものであ
る。 そこで、このような電子楽器においては各鍵盤
毎あるいは各楽音信号発生系列毎に残響特性を自
由に異ならせることができる構成が望まれてい
る。 この発明は上記のような点に鑑みなされたもの
で、その目的は音高指定手段毎あるいは各楽音信
号発生系列毎に所望の残響特性の残響音を付加し
得るようにした電子楽器を提供することにある。 このためにこの発明は残響音を付加するための
残響音付加装置を、複数の音響指定手段あるいは
複数の各楽音信号発生系列のそれぞれに対応して
複数設け、各残響音付加装置における残響特性を
任意に設定するようにしたものである。 ところで、残響音付加装置を電子回路によつて
構成するに際し、従来においてはBBD（Bucket
Brigade Device）やCCD（Charge Coupled
Device）などのアナログ遅延素子を使用したも
のがある。しかし、このようなアナログ遅延素子
を使用した装置では、残響時間を長くするほど、
すなわちアナログ遅延素子の直列接続段数を増加
するほど出力信号レベルが低下してＳ／Ｎ比の低
下が顕著になり、自然な残響音を得ることができ
ないという欠点があつた。また、残響時間をはじ
めとする残響特性を一度設定してしまうと、その
後簡単に変更することができないという欠点があ
つた。 そこで、この発明においては、残響時間を長く
してもＳ／Ｎが低下せず、また残響時間を簡単に
変更できるようにするため、 複数の音高指定手段と、 この各音高指定手段でそれぞれ指定された音高
に対応した複数系列のデイジタル楽音信号を発生
する楽音発生手段と、 上記各系列のデイジタル楽音信号に対し系列別
に特性の異なる残響音を付加して出力する複数の
デイジタル型残響音付加チヤンネルと を備え、 上記デイジタル型残響音付加チヤンネルは、 残響音の残響特性を複数の中から選択的に指示
する残響音指示手段と、 上記残響音指示手段において指示可能な残響特
性のそれぞれに対応した残響音を形成するための
制御プログラムを複数記憶しており、上記残響特
性指示手段で指示された残響特性に対応する制御
プログラムを出力する制御プログラムメモリ３０
０と、演算手段４０および複数のアドレスを有す
るデータメモリ１９０を含む効果音形成手段と、 上記残響特性指示手段において指示された残響
特性に対応する、遅延時間に関するパラメータお
よび演算係数に関するパラメータを上記制御プロ
グラムメモリ３００の出力に従つて発生するパラ
メータ発生手段２０と、 上記制御プログラムメモリ３００の出力および
上記遅延時間に関するパラメータに基づき上記デ
ータメモリ１９０に対する書き込み，読み出し，
アドレス指定のためのメモリ制御信号を出力する
とともに、上記制御プログラムメモリ３００の出
力に基づき上記演算手段４０に対する演算制御信
号を出力する制御手段３０３とから構成され、 上記残響音形成手段では、上記メモリ制御信号
に従つて上記データメモリ１９０から読み出され
た信号と、上記演算係数と、デイジタル楽音信号
とで所定の演算を行うことにより上記デイジタル
楽音信号に対して上記残響特性指示手段において
指示された残響特性を付加して出力するようにし
たものである。 以下、図面を用いてこの発明を詳細に説明す
る。 第１図はこの発明による電子楽器の一実施例を
示すブロツク図であつて、上鍵盤１，下鍵盤２，
ペダル鍵盤３，押鍵検出回路４，発音割当て回路
５，楽音信号発生回路６，音色設定回路７，楽音
データアキユムレータ８，第１系列残響音付加装
置９，第２系列残響音付加装置１０，加算器１
１，DA変換器１２および１４，サウンドシステ
ム１３および１５とから構成されている。 上鍵盤１，下鍵盤２，ペダル鍵盤３は、それぞ
れ複数の鍵およびこの各鍵が押圧されることによ
り動作する複数のキースイツチを有しており、各
キースイツチの動作は押鍵検出回路４によつて検
出される。 押鍵検出回路４は、上鍵盤１，下鍵盤２，ペダ
ル鍵盤３における各キースイツチの動作を検出
し、押下鍵を表わすキーコードKCを生成して出
力する。この場合、キーコードKCは鍵盤の種類
を表わす鍵盤コードKBCと、鍵の音域を表わす
オクターブコードOCおよび音名を表わすノート
コードNCとから構成され、キーコードKCは発
音割当て回路５に供給される。 発音割当て回路５は、楽音信号発生回路６にお
ける複数の時分割発音チヤンネルのいずれかに対
し、押鍵検出回路４から供給されるキーコード
KCが示す押下鍵に対応する楽音の発音を割当て、
この割当てチヤンネルに対応するチヤンネルタイ
ミングで押下鍵のキーコードKCを時分割出力す
る。なお、ここでの時分割発音チヤンネルは12チ
ヤンネル設けられているものとする。この場合、
発音割当て回路５は、キーコードKCの時分割出
力タイムングに同期して各発音チヤンネルに割当
てられた楽音の発音制御を行うキーオン信号
KONを出力して楽音信号発生回路６に供給する。 楽音信号発生回路６は、上述したように例えば
12の時分割発音チヤンネルを有し、発音割当て回
路５から各チヤンネルタイミングに同期して押下
鍵のキーコードKCが供給されると、このキーコ
ードKCと音色設定回路７によつて設定された音
色情報TSDとに基づき該コードKC（オクターブ
コードOCおよびノートコードNC）に対応した音
高でかつ音色情報TSDに対応した音色の楽音デ
ータGD（デイジタル楽音信号）を各発音チヤン
ネル毎に形成し、時分割出力する。この楽音信号
発生回路６は、波形メモリ読出し方式、高調波合
成方式，周波数変調方式および振幅変調方式など
の楽音信号形成方式を利用して楽音データGDを
発生する。なお、各発音チヤンネルの楽音データ
GDには自己のチヤンネルのキーオン信号KONに
よつてアタツクからデイケイに至る振幅エンベロ
ープが付与される。この場合、音色設定回路７で
は上鍵盤１，下鍵盤２，ペダル鍵盤３の各鍵盤毎
に音色設定を行ない得るようになつており、各鍵
盤に対応して音色情報TSDを出力する。そして、
楽音信号発生回路６における各発音チヤンネルに
おいては、自己のチヤンネルの鍵盤コードKBC
が示す鍵盤に関する音色情報TSDに対応した音
色の楽音データGDを形成する。これにより、各
鍵盤毎に異なる音色で楽音データGDが形成され
る。 このようにして、楽音信号発生回路６は、各発
音チヤンネルに割当てられた押下鍵に関する楽音
データGDを時分割で形成して出力し楽音データ
アキユムレータ８に供給する。 楽音データアキユムレータ８は、楽音信号発生
回路６の各発音チヤンネルで形成された楽音デー
タGDを12の発音チヤンネルタイミングが一巡す
る毎（１チヤンネルタイミング×12の周期毎）に
合成して全ての鍵盤１〜３の押下鍵に対応する楽
音の合成楽音データΣGDとして出力する。また、
上鍵盤１の押下鍵に関する楽音データGDを発音
チヤンネルタイミングが一巡する毎に合成して上
鍵盤楽音データΣGD_Uとして出力する。さらにま
た、下鍵盤２およびペダル鍵盤３の押下鍵に関す
る楽音データGDを発音チヤンネルタイミングが
一巡する毎に合成して下・ペダル鍵盤楽音データ
ΣGD_LPとして出力する。この場合、各発音チヤン
ネルにおいて形成された最大で12の楽音データ
GDの鍵盤別の振分けは、発音割当て回路５から
供給される鍵盤コードKBCによつて行なわれる。 この楽音データアキユムレータ８において合成
された全ての鍵盤１〜３の押下鍵に関する合成楽
音データΣGDは、DA変換器１２においてアナロ
グの楽音信号に変換されてサウンドシステム１５
から楽音として発音される。 一方、上鍵盤楽音データΣGD_Uは第１系列残響
音付加装置９に供給されて所望の残響特性の残響
音が付加される。また、下・ペダル鍵盤楽音デー
タΣGD_LPは第２系列残響音付加装置１０に供給さ
れて所望の残響特性の残響音が付加される。 第１系列残響音付加装置９および第２系列残響
音付加装置１０は、後述するようにデイジタルメ
モリを遅延素子として用いて各楽音データ
ΣGD_U，ΣGD_LPに対して所望の残響特性の残響音
を付加するものであり、残響特性は楽音データの
遅延時間を規定する遅延時間情報および振幅レベ
ルを制御する係数によつて自由に設定できるよう
に構成されている。 従つて、各系列の残響音付加装置９，１０にお
ける遅延時間情報および振幅制御用の係数を異な
らせておくことにより、上鍵盤１と下鍵盤２およ
びペダル鍵盤３との間で異なる残響音を付加する
ことができる。 この各系列の残響音付加装置９，１０において
残響音が付加された楽音データΣGD_U′および
ΣGD_LP′は加算器１１において合成された後DA
変換器１４に供給される。そして、このDA変換
器１４によりアナログの楽音信号に変換されてサ
ウンドシステム１５から残響音付きの楽音として
発音される。 ここで、上鍵盤１の押下鍵の楽音に対する残響
音として残響時間が短く、かつ残響深さの浅い特
性のものを付加し、下鍵盤２およびペダル鍵盤３
の押下鍵の楽音に対する残響音として残響時間が
長く、かつ残響深さの深い特性のものを付加する
ようにした場合、上鍵盤１でのメロデイ演奏音が
他の鍵盤２，３の伴奏音に対して前面に押し出さ
れ浮上つて聴こえるようになる演奏効果を実現で
きる。 第２図は楽音データアキユムレータ８の具体的
構成を示す回路図であつて、合成楽音データ
ΣGDは加算器８Ａ，レジスタ（遅延フリツプフ
ロツプ）８Ｂ、ラツチ８Ｃおよびアンドゲート８
Ｄとから成る回路によつて形成される。 すなわち、各発音チヤンネルで形成された楽音
データGDは加算器８Ａの加算入力Ａに供給され
る。加算器８Ａは、第１の発音チヤンネル〜第12
の発音チヤンネルの楽音データGDをレジスタ８
Ｂとの協働により順次累算するもので、加算入力
Ｂにはタイミング信号₁が“１”の時のみレジ
スタ８Ｂの出力値がアンドゲート８Ｄを介して供
給される。タイミング信号₁は、第３図のタイ
ムチヤートに示すように、クロツクパルスφ_Aに
よつて規定される12の各チヤンネルタイミングの
うち第１の発音チヤンネルに対応するチヤンネル
タイミングで“１”となるタイミング信号T₁（第
３図ｄを反転した信号（第３図ｅ）であり、アン
ドゲート８Ｄにはこのタイミング信号₁がゲー
ト制御信号として供給されている。従つて、加算
器８Ａの加算入力Ｂには第１の発音チヤンネルに
対応するチヤンネルタイミングを除く他のチヤン
ネルタイミングにおいてレジスタ８Ｂの出力値が
連続して入力される。従つて、加算器８Ａは、第
１の発音チヤンネルの楽音データGDについては
そのまま出力してレジスタ８Ｂに供給する。する
と、レジスタ８Ｂは第１の発音チヤンネルの楽音
データGDを第３図ａに示すクロツクパルスφ_Aの
発生タイミングで取込み、第３図ｂに示すクロツ
クパルスφ_Bの発生タイミングで出力する。すな
わち、レジスタ８Ｂは入力データを１チヤンネル
タイミングに相当する時間遅延して出力する。そ
して、第２の発音チヤンネルに対応するチヤンネ
ルタイミングになつてタイミング信号₁が“１”
になると、アンドゲート８Ｄが開状態になるた
め、レジスタ８Ｂに保持されている第１の発音チ
ヤンネルの楽音データGDはこのアンドゲート８
Ｄを介して加算器８Ａの加算入力Ｂに入力され
る。この時、加算器８Ａの加算入力Ａには第２の
発音チヤンネルの楽音データGDが入力されるた
め、加算器８Ａは第１および第２の発音チヤンネ
ルの楽音データの加算値を出力する。この加算値
はレジスタ８Ｂに保持される。このような動作が
第12の発音チヤンネルに対応するチヤンネルタイ
ミングまで繰り返し行なわれることにより、第12
のチヤンネルタイミングが終了した時点において
は12の発音チヤンネルの楽音データGDの総加算
値ΣGDが得られる。この総加算値ΣGDは、タイ
ミング信号T₁の立上りタイミングでラツチ８Ｃ
に取込まれ、このラツチ８Ｃにチヤンネルタイミ
ングが一巡する間（次に信号T₁が立上るまで）
保持され、該ラツチ８Ｃの出力から合成楽音デー
タΣGDとして出力される。第３図ｆに時刻ｔお
よびｔ＋１の合成楽音データΣGD（ｔ），ΣGD（ｔ
＋１）を示している。 一方、鍵盤別の楽音データΣGD_U，ΣGD_LPも同
様な回路で形成される。但し、ここでは新たな楽
音データとすでに累算された楽音データとの加算
を行う加算器８Ｅを、鍵盤別の累算回路系列で共
用しているため、加算器８Ｅの加算入力Ｂの入力
段にセレクタ８Ｊが設けられると共に、鍵盤別楽
音データの各合計値を保持するレジスタ８Ｇ，８
Ｌの入力段にセレクタ８Ｆ，８Ｋがそれぞれ設け
られている。 なお、加算器８Ｅ，セレクタ８Ｊ，８Ｆ，レジ
スタ８Ｇ，ラツチ８Ｈおよびアンドゲート８Ｉと
から成る回路は、上鍵盤楽音データΣGD_Uを形成
する累算回路系列を構成し、また加算器８Ｅ，セ
レクタ８Ｊ，８Ｋ，レジスタ８Ｌ，ラツチ８Ｍお
よびアンドゲート８Ｎとから成る回路は下・ペダ
ル鍵盤楽音データΣGD_LPを形成する累算回路列を
構成している。 まず、第１の発音チヤンネルの楽音データGD
が加えられると、この楽音データGDは加算器８
Ｅの加算入力Ａに供給される。この時各累算回路
系列のアンドゲート８Ｉ，８Ｎはいずれもタイミ
ング信号₁によつて閉状態となつているため、
セレクタ８Ｊの２つの選択入力Ａ，Ｂは全て
“０”となり、加算器８Ｅの加算入力Ｂの入力値
は“０”となる。このため、加算器８Ｅは加算入
力Ａに供給された第１の発音チヤンネルの楽音デ
ータGDをそのまま出力し、各累算回路系列のセ
レクタ８Ｆ，８Ｋの選択入力Ａに共通に供給す
る。 セレクタ８Ｆ，８Ｋは、加算器８Ｅから出力さ
れる楽音データGDを鍵盤別に選択抽出するもの
である。すなわち、セレクタ８Ｆは鍵盤コード
KBCをデコーダ８Ｒによりデコードした上鍵盤
１を示す上鍵盤信号UCが“１”の場合、加算器
８Ｅから選択入力Ａに入力されている楽音データ
GDが上鍵盤１の押下鍵に関するものとしてこの
楽音データGDを選択してレジスタ８Ｇに供給す
る。また、セレクタ８Ｋは鍵盤コードKBCをデ
コーダ８Ｒによりデコードした下鍵盤２を示す下
鍵盤信号LCあるいはペダル鍵盤３を示すペダル
鍵盤信号PCのいずれかが“１”の場合にはオア
ゲート８Ｐから“１”信号がセレクト制御入力
SAに供給されるため、加算器８Ｅから選択入力
Ａに入力されている楽音データGDが下鍵盤２ま
たはペダル鍵盤３の押下鍵に関するものとしてこ
の楽音データGDを選択してレジスタ８Ｌに供給
する。 従つて、加算器８Ｅから出力される各発音チヤ
ンネルの楽音データGDは、鍵盤コードKBCによ
つて上鍵盤１の系列と下鍵盤２およびペダル鍵盤
３の系列との２つの系列に振分けられ、レジスタ
８Ｇ，８Ｌにそれぞれ分配供給される。ここで、
第１の発音チヤンネルの楽音データGDがペダル
鍵盤３の押下鍵に関するものであるとした場合、
この楽音データGDはセレクタ８Ｋを介してレジ
スタ８Ｌに供給され、このレジスタ８Ｌにおいて
保持される。 次に、第２の発音チヤンネルに対応するチヤン
ネルタイミングになつてタイミング信号₁が
“１”になると、各累算回路系列のアンドゲート
８Ｉ，８Ｎが開状態となる。このため、各累算回
路系列のレジスタ８Ｇ，８Ｌに持されている値は
開状態の各アンドゲート８Ｉ，８Ｎを介して自己
の系列のセレクタ８Ｆ，８Ｋの選択入力Ｂに帰還
されると共に、セレクタ８Ｊの選択入力Ａおよび
Ｂにそれぞれ供給される。 セレクタ８Ｊは、上鍵盤信号UCが“１”の時
にはアンドゲート８Ｉを介して選択入力Ａに供給
されている上鍵盤１に関する楽音データGDを選
択出力し、また下鍵盤信号LCあるいはペダル鍵
盤信号PCのいずれかが“１”の時にはオアゲー
ト８Ｑからセレクト制御入力SBに“１”信号が
入力されるため、アンドゲート８Ｎを介して選択
入力Ｂに供給されている下鍵盤２およびペダル鍵
盤３に関する楽音データGDを選択出力し、この
選択出力データを加算器８Ｅの加算入力Ｂに供給
する。 従つて、第２の発音チヤンネルの楽音データ
GDが上鍵盤１の押下鍵に関するものであつた場
合、加算器８Ｅの加算入力Ｂにはレジスタ８Ｇに
保持されている楽音データGDが供給され、加算
入力Ａには上鍵盤１に関する第２の発音チヤンネ
ルの楽音データGDが供給される。しかし、この
例の場合前述のように第１の発音チヤンネルがペ
ダル鍵盤３に関するものであるためレジスタ８Ｇ
には未だ楽音データGDが記憶保持されていない
ので、加算器８Ｅは上鍵盤１に関する第２の発音
チヤンネルの楽音データGDをそのまま出力す
る。そして、この楽音データGDはセレクタ８Ｆ
を介してレジスタ８Ｇに保持される。 次に、第３の発音チヤンネルの楽音データGD
も上鍵盤１に関するものである場合、レジスタ８
Ｇには上鍵盤１に関する第２の発音チヤンネルの
楽音データGDがすでに記憶保持されているた
め、加算器８Ｅは第２の発音チヤンネルおよび第
３の発音チヤンネルの両楽音データGDの加算値
を出力する。この２つの楽音データGDの加算値
はセレクタ８Ｆを介してレジスタ８Ｇに供給さ
れ、このレジスタ８Ｇに保持される。この場合、
下鍵盤２およびペダル鍵盤３に関する累算回路系
列のレジスタ８におけるデータの保持は、レジス
タ８Ｌの出力がアンドゲート８Ｎおよびセレクタ
８Ｋの選択入力Ｂを介して自己の入力に帰還され
ることによつて行なわれている。 このような動作が12の発音チヤンネルの各楽音
データGDのそれぞれについて同様に実行される
ことにより、チヤンネルタイミングが一巡したタ
イミングではレジスタ８Ｇおよび８Ｌには上鍵盤
１に関する楽音テンタGDの合計値ΣGD_Uおよび
下鍵盤２，ペダル鍵盤３に関する楽音データGD
の合計値ΣGD_LPがそれぞれそれぞれ記憶保持され
る。このようにして得られた鍵盤別の楽音データ
ΣGD_U，ΣGD_LPはラツチ８Ｈおよび８Ｍをそれぞ
れ介して第１図の残響音付加装置９および１０に
供給される。 第４図は、楽音信号発生装置系列毎に所望の残
響特性の残響音を付加する第２の発明に係る一実
施例を示すブロツク図である。同図において、上
鍵盤１，下鍵盤２，ペダル鍵盤３，押鍵検出回路
４，発音割当て回路５，第１系列残響音付加装置
９，第２系列残響音付加装置１０，DA変換器１
２および１４，サウンドシステム１３および１５
は第１図の実施例と同一であるが、発音割当て回
路５と２系列の残響音付加装置９，１０との間
に、第１系列楽音信号発生回路６Ａ，第１系列楽
音データアキユムレータ１６Ａ，第２系列楽音信
号発生回路６Ｂ，第２系列楽音データアキユムレ
ータ１６Ｂが設けられている。 第１系列および第２系列楽音信号発生回路６
Ａ，６Ｂは、第１図における楽音信号発生回路６
と同様、例えば12の時分割発音チヤンネルを有
し、発音割当て回路５によつて各発音チヤンネル
に割当てられた押下鍵に関する楽音データGDを
形成し、この楽音データGDを各チヤンネルタイ
ミングに同期して時分割出力ものであるが、第１
系列楽音信号発生回路６Ａの各発音チヤンネルで
形成される楽音データGD_Aと、第２系列楽音信号
発生回路６Ｂの各発音チヤンネルで形成される楽
音データGD_Bとはピツチや音色などの楽音要素が
異なるように構成されている。従つて、このよう
な２系列の楽音信号発生回路６Ａ，６Ｂに対し押
下鍵に関する楽音の発音割当てがなされると、１
つの押下鍵に対して楽音要素の異なる２つの楽音
データGD_A，GD_Bが同時に形成される。 このようにして各系列の各発音チヤンネルで形
成された楽音データGD_AおよびGD_Bは、楽音デー
タアキユムレータ１６Ａおよび１６Ｂにそれぞれ
供給されてチヤンネルタイミングが一巡する毎に
合成され、第１系列合成楽音データΣGD_Aおよび
第２系列合成楽音データΣGD_Bとして出力され
る。この第１系列合成楽音データΣGD_Aおよび第
２系列合成楽音データΣGD_Bは、第１系列残響音
付加装置９および第２系列残響音付加装置１０に
それぞれ供給され、これらの装置９および１０に
おいて残響特性の異なる残響音が付加される。 第１系列および第２系列残響音付加装置９，１
０は、第１図の実施例と同様に、楽音データの遅
延時間を規定する遅延時間情報および振幅レベル
を制御する係数によつて残響特性を自由に設定で
きるものである。 このようにして各系列毎に異なる残響特性の残
響音が付加された楽音データΣGD_A′，ΣGBは、
DA変換器１２および１４においてそれぞれアナ
ログの楽音信号に変換された後、サウンドシステ
ム１３および１４から残響音付きの楽音として発
音される。 ここで、第１系列楽音データGD_Aが16フイー
ト，32フイートなど音高の低いものであり、第２
系列楽音データGD_Bが４フイート，２フイートな
どの音高の高いものである場合、第１系列楽音デ
ータGD_Aに対しては残響時間が長く、かつ残響深
さの深い特性の残響音を付加し、第２系列楽音デ
ータGDに対しては残響時間が短く、かつ残響深
さの浅い特性の残響音を付加するようにすれば、
第２系列の楽音が前面に押し出され、コンサート
ホール等で演奏したような演奏効果を得ることが
できる。 なお、この実施例における楽音データアキユム
レータ１６Ａ，１６Ｂは、第２図の合成楽音デー
タΣGDを形成する回路と同様に構成されるもの
である。 第５図はこの発明に用いる残響音付加装置９，
１０の一実施例を示すブロツク図、第６図はこの
実施例の構成を機能的に表わした機能ブロツク
図、第７図および第８図はデイジタルメモリを用
いて所望の遅延時間の残響音を発生させるための
遅延回路の基本的構成を示すブロツク図である。 説明の便宜上、まず第７図および第８図に示す
遅延回路の基本的構成およびその動作を説明し、
次に第６図の機能ブロツク図により残響音の形成
過程を説明し、その次に第５図に示す実施例の具
体的構成および動作を説明する。 デイジタルメモリを用いた遅延回路の基本構成 デイジタルメモリに対し所定のサンプリング周
期T₀で順次サンプリングした入力楽音信号の楽
音データGD（ｔ）を時間経過に従つて順次記憶
させるようにした場合、時刻（ｔ−ｉ）で記憶し
た楽音データGD（ｔ−ｉ）をｉ時間経過した時
刻ｔで読出すには、サンプリング時刻がｔのとき
のアドレス情報ADR（ｔ）に対し、ｉ時間の間に
変化したアドレス間隔ΔADR、を次の第(1)式ま
たは第(2)式で示す如く加算または減算し、時刻
（ｔ−ｉ）におけるアドレス情報ADR（ｔ−ｉ）
を求め、このアドレス情報ADR（ｔ−ｉ）をデイ
ジタルメモリのアドレス入力に与えれば良い。 ADR（ｔ−ｉ）＝ADR（ｔ）＋ΔADR ……(1) ADR（ｔ−ｉ）＝ADR（ｔ）−ΔADR ……(2) これによつて、時刻（ｔ−ｉ）で記憶させた楽
音データGD（ｔ−ｉ）を ｉ＝ΔADR×T₀ ……(3) で表わされるｉ時間遅れて読出すことができる。
すなわち、所望の遅延時間ｉに対応するアドレス
間隔ΔADRを遅延時間情報として与えれば、時
刻（ｔ−ｉ）で記憶させた楽音データGD（ｔ−
ｉ）をｉ時間遅れて読出すことができる。この場
合、上記第(1)式によつて時刻（ｔ−ｉ）における
アドレス情報ADR（ｔ−ｉ）を求めるものは、楽
音データGD（ｔ）を時間経過に伴つて高位アド
レスから低位アドレスへ向けて順次記憶させる場
合に適用される。また、第２式によるものは、楽
音データGD（ｔ）を低位アドレスから高位アド
レスへ向けて順次記憶させる場合に適用される。 従つて、実施例における遅延回路は、楽音デー
タGD（ｔ）を順次記憶するデイジタルメモリDM
と、上記第(1)式または第(2)式で示される読出し用
のアドレス情報ADR（ｔ−ｉ）を形成するアドレ
ス情報発生回路AGと、上記アドレス間隔ΔADR
を遅延時間情報DLDとして発生するデイレイレ
ングスデータメモリDDMとが基本的に設けられ
る。 第７図はこのような考え方に基づく遅延回路の
一例を示すブロツク図であつて、デイジタルメモ
リDM，アドレス情報発生回路AG，デイレイレ
ングスデータメモリDDM，乗算器Ｍを備えてい
る。 デイジタルメモリDMは、第９図のタイムチヤ
ーに示すように、サンプリングパルスT_Sに従つ
て所定周期T₀でサンプリングした楽音データGD
（ｔ）を「０」〜「９」の各アドレスに高位アド
レス「９」側から低位アドレス「０」に向けて順
に記憶するものであり、例えばRAM（ランダム
アクセスメモリ）やシフトレジスタにより構成さ
れる。 このデイジタルメモリDMにおける楽音データ
GD（ｔ）の書込みアドレスおよび読出しアドレ
スの指定は、アドレス情報発生回路AGによつて
行なわれる。すなわち、アドレス情報発生回路
AGはアドレスカウンタACと加算器ADとを備
え、サンプリング時刻の更新に伴つて値が更新さ
れる書込みアドレス情報ADR（ｔ），ADR（ｔ＋
１），ADR（ｔ＋２），……ADR（ｔ＋ｉ）を形成
すると共に、前述の第(1)式で表わされる読出しア
ドレス情報ADR（ｔ−ｉ）を形成し、これらをデ
イジタルメモリDMのアドレス情報DM・ADRと
して出力する。すなわち、アドレスカウンタAC
は周期T₀のサンプリングパルスT_Sをカウント
（ダウンカウント）し、そのカウント値を現在の
サンプリング時刻ｔにおける楽音データGD（ｔ）
の書込みアドレス情報ADR（ｔ）として出力し、
この情報ADR（ｔ）を加算器ADに供給する。一
方、デイレイレングスデータメモリDDMは所望
の遅延時間ｉに対応する時間情報DLD（ΔADR＝
ｉ／T₀）を加算器ADの他の加算入力に供給す
る。すると、加算器ADは当該サンプリング時刻
ｔにおいて、まず前述の第(1)式で表わされる演算
を行いその演算値をｉ時間前の楽音データGD
（ｔ−ｉ）の読出しアドレス情報ADR（ｔ−ｉ）
として出力し、続いてアドレスカウンタACの出
力情報ADR（ｔ）をそのまま現在時刻ｔにおける
楽音データGD（ｔ）の書込みアドレス情報ADR
（ｔ）として出力する。 これによつて、デイジタルメモリDMからは、
時刻ｔにおいて、ｉ時間前の時刻（ｔ−ｉ）で記
憶させた楽音データGD（ｔ−ｉ）が読出される
と共に、現在時刻ｔにおける楽音データGD（ｔ）
がアドレス情報ADR（ｔ）で指定されるアドレス
に記憶される。 このようにしてデイジタルメモリDMからｉ時
間遅れて読出された楽音データGD（ｔ−ｉ）は、
乗算器Ｍにおいて振幅レベル制御用の係数Ｋが乗
算されてレベル制御された後出力される。このよ
うな動作は各サンプリング時刻毎に行なわれる。
この結果、入力楽音よりｉ時間遅れた残響音を発
生させることができる。この場合、１つのサンプ
リング時間において異なる複数の遅延時間情報
DLDを時分割で順次与えれば、同一サンプリン
グ時間内に遅延時間の異なる複数の残響音に関す
る情報を取り出すことができる。従つて、第７図
に示す遅延回路は、周囲の壁などの反射体への距
離の差によつて振幅レベルや遅延時間がランダム
に異なる複雑な残響特性の初期反射音を形成する
ために利用される。 第８図は遅延回路の他の例を示すブロツク図で
あつて、この例の遅延回路はアドレス情報発生回
路AGのアドレスカウンタACをプリセツト型の
ダウンカウンタで構成する。そしてアドレスカウ
ンタACに対して所望の遅延時間ｉに対応する遅
延時間情報DLDをプリセツトしてこのプリセツ
ト値（DLD）からダウンカウント動作させるこ
とにより、該アドレスカウンタACから出力され
るアドレス情報ADR（ｔ），ADR（ｔ＋１），……
ADR（ｔ＋ｉ）の繰り返し周期が遅延時間情報
DLDにより指定される遅延時間と一致するよう
にし、現在時刻ｔにおける楽音データGD（ｔ）
を記憶させるべきアドレスからｉ時間前に記憶さ
せた楽音データGD（ｔ−ｉ）を読出すようにし
たものである。 換言すれば、デイジタルメモリDMが第８図の
如く10語で構成される場合にはアドレス間隔の最
大値が「10」となるため、最大で10・T₀時間遅
れた楽音データGD（ｔ−10）を読出すことが可
能であるが、所望の遅延時間ｉを例えば６・T₀
とする場合、アドレスカウンタACの出力情報
DM・ADRを５，４，３，２，１，０，５，…
…０の繰り返しとし、デイジタルメモリDMにお
いて使用するアドレスの範囲を所望の遅延時間ｉ
（ｉ＝６・T₀）に対応して縮小し、現在時刻ｔに
おいてサンプリングした楽音データGD（ｔ）を
書込もうとするアドレスを、ちようどｉ時間前の
楽音データGD（ｔ−ｉ）を書込んだアドレスに
一致させ、現在時刻ｔにおける楽音データGD
（ｔ）を書込むべきアドレスからｉ時間前に書込
んだ楽音データGD（ｔ−ｉ）を読出すようにし
たものである。このために、この第８図の遅延回
路では、アドレスカウンタACの出力情報DM・
ADRが「０」から「９」に変化したことを検出
し、この検出信号によりデイレイレングスデータ
メモリDDMから出力されている時間情報DLDを
アドレスカウンタACにプリセツトする最大値検
出回路MXDが設けられている。 一方、この第８図の遅延回路は、現在時刻ｔに
おいてサンプリングした楽音データGD（ｔ）を
そのままデイジタルメモリDMに書込まず、ｉ時
間前の楽音データGD（ｔ−ｉ）を所定割合いで
帰還し、その帰還値Ｋ・GD（ｔ−ｉ）と現在時
刻ｔにおいてサンプリングした楽音データGD
（ｔ）との加算値を書込むようにしたものである。
このために、デイジタルメモリDMから読出され
たｉ時間前の楽音データGD（ｔ−ｉ）に係数Ｋ
を乗算してデイジタルメモリDMのデータ入力側
に帰還する乗算器Ｍと、乗算器Ｍの出力データ
Ｋ・GD（ｔ−ｉ）と現在時刻ｔの楽音データGD
（ｔ）とを加算し、その加算値「GD（ｔ）＋Ｋ・
GD（ｔ−ｉ）」をデイジタルメモリDMのデータ
入力に供給する加算器ADとが設けられている。 従つて、このように構成された遅延回路におい
ては、所望の遅延時間ｉを６・T₀とする場合、
アドレスカウンタACには該カウンタACの出力情
報DM・ADRが「０」から最大値（この例では
「９」）に変化した時点で、 DLD＝６−１＝５ で表わされる遅延時間情報DLDがプリセツトさ
れる。これによつて、アドレスカウンタACはサ
ンプリング時刻の進行に伴つて（サンプリング周
期T₀毎に）５，４，３，２，１，０，５，……
０という具合に変化するアドレス情報DM・
ADRと繰り返し出力するようになる。そして、
各サンプリング時刻においては、アドレス情報
DM・ADRで指定されるアドレスに記憶されて
いるｉ時間前の楽音データGD（ｔ−ｉ）がまず
読出され、続いてこの読出しアドレスと同一アド
レスに対しｉ時間前の楽音データGD（ｔ−ｉ）
と現在時刻ｔでサンプリングした楽音データGD
（ｔ）とを所定割合いで加算したデータ「GD
（ｔ）＋Ｋ・GD（ｔ−ｉ）」が書込まれる。 従つて、このように構成した遅延回路では、現
在のサンプリング時刻ｔにおける楽音データGD
（ｔ）の書込みアドレスとｉ時間前の楽音データ
GD（ｔ−ｉ）の読出しアドレスとが同一で、か
つｉ時間前の楽音データGD（ｔ−ｉ）が帰還さ
れているため、振幅レベルや遅延時間が規則的に
変化する残響音に関するデータを取り出すことが
できる。従つて、第８図に示す遅延回路は規則的
残響特性の残響音を発生するために用いられてい
る。 なお、楽音データに係数Ｋを乗算していくと、
最終的に得られる残響音に関するデータは元の楽
音データよりレベルが大きくなつてしまうため、
実際にはこの残響音に関するデータは減衰器を通
して残響音の出力部に導かれる。 この場合、係数Ｋを「−１＜Ｋ＜０」とするよ
うにすれば、減衰器を必要としない。 次に、第６図に示す機能ブロツク図を用いて残
響音の形成過程を説明する。 残響音の形成過程 まず、第６図の実施例における残響音の形成過
程は、振幅レベルおよび遅延時間がランダムに変
化する初期反射音を形成する過程と、この初期反
射音に続く、振幅レベルおよび遅延時間が規則的
に変化する残響音を形成する過程とに大別され
る。そして、ここではこれらの初期反射音および
残響音は互いに独立した遅延回路系列で形成する
ように構成されている。 第６図において、入力楽音データ（ΣGD_U，
ΣGD_LP，ΣGD_A，ΣGD_B）を所定周期T₀でサンプ
リングした楽音データGD（ｔ）は第１の遅延回
路系列である初期反射音形成部１０００に供給さ
れる。 初期反射音形成部１０００は、第７図に示した
遅延回路を利用したもので、2048語の記憶アドレ
スを有するメモリD0と、現在のサンプリング時
刻ｔにおいて上記メモリD0から読出した互いに
遅延時間の異なる、i_o時間（ｎ＝１〜10）前の10
種類の楽音データGD（ｔ−i₁），GD（ｔ−i₂），…
…GD（ｔ−i₁₀）に対して任意の振幅レベル制御
用係数K_o（ｎ＝１〜10）を乗算する乗算器M1〜
M10と、これら乗算器M1〜M10の乗算器出力
K₁・GD（ｔ−i₁），K₂・GD（ｔ−i₂），……K₁₀・
GD（ｔ−i₁₀）の総和₁₀ 〓ⁿ⁼¹ K_o・GD（ｔ−i_o）を求め、
該総和₁₀ 〓ⁿ⁼¹ K_o・GD（ｔ−i_o）を現在時刻ｔにおけ
る初期反射音の瞬時値ECH（ｔ）として出力する
加算器SUM1とから構成されている。 なお、加算器SUM1は、上記総和₁₀ 〓ⁿ⁼¹ K_o・GD
（ｔ−i_o）を次のサンプリング時刻（ｔ＋１）ま
で一時記憶するレジスタR0を内蔵している。 このような構成の初期反射音形成部１０００に
おいて、現在時刻ｔでサンプリングされた楽音デ
ータGD（ｔ）は、メモリD0の2048語の記憶アド
レスのうち現在時刻ｔに対応したアドレスに書込
まれる。次に、加算器SUM1内のレジスタR0に
は前回のサンプリング時刻（ｔ−１）における総
和₁₀ 〓ⁿ⁼¹ K_o・GD（ｔ−１−i_o）が記憶されているた
め、このレジスタR0の内容がリセツトされる。
次に、i_o時間前の10種類の振幅データGD（ｔ−i₁）
〜GD（ｔ−i₁₀）のうち、遅延時間i₁の楽音データ
GD（ｔ−i₁）をメモリD0から読出すため、遅延時
間i₁に対応するメモリD0のアドレスが指定され、
該アドレスからi₁時間前にサンプリングした楽音
データGD（ｔ−i₁）が読出される。この場合、i₁
時間前の楽音データGD（ｔ−i₁）を読出すための
アドレスは前述した第(1)式によつて求められる。 このようにして読出された遅延時間i₁の楽音デ
ータGD（ｔ−i₁）は、乗算器M1に入力されこの
乗算器M1において遅延時間i₁の第１反射音ECH₁
に対応する振幅レベル制御用の係数K₁と乗算さ
れる。そして、その乗算値K₁・GD（ｔ−i₁）は加
算器SUM1に入力され、レジスタR0の現在値と
加算され、その加算値はレジスタR0に再び記憶
される。この場合、レジスタR0の内容は、現在
時刻ｔの楽音データGD（ｔ）の書込みの直後に
リセツトされているため、この時レジスタR0に
書込まれる内容はデータK₁・GD（ｔ−i₁）とな
る。 このようにして、遅延時間i₁の楽音データGD
（ｔ−i₁）の読出し処理およびレベル制御処理が
終了すると、すなわち第１反射音ECH₁に関する
処理が終了すると、次に遅延時間i₂の第２反射音
ECH₂に関する楽音データGD（ｔ−i₂）の読出し
処理およびレベル制御処理が第１反射音ECH₁の
形成処理と同様にして行なわれる。この結果、加
算器SUM1内のレジスタR0には、第１反射音
ECH₁に関するデータK₁・GD（ｔ−i₁）と第２反
射音ECH₂に関するデータK₂・GD（ｔ−i₂）との
加算値「K₁・GD（ｔ−i₁）＋K₂・GD（ｔ−i₂）」が
記憶される。 このような処理は第３反射音ECH₃〜第10反射
音ECH₁₀についても同様に行なわれる。この結
果、レジスタR0には第１反射音ECH₁〜第10反射
音ECH₁₀に関する楽音データK₁・GD（ｔ−i₁）〜
K₁₀・GD（ｔ−i₁₀）の総和₁₀ 〓ⁿ⁼¹ K_o・GD（ｔ−i_o）が
記憶される。そして、この総和₁₀ 〓ⁿ⁼¹ K_o・GD（ｔ−
i_o）は第１反射音ECH₁〜第10反射音ECH₁₀から
なる初期反射音の瞬時値ECH（ｔ）としてスイツ
チ回路SWを介して出力される。 スイツチ回路SWは、次の第１表に示すよう
に、１サンプリング周期T₀内の初期反射音の形
成処理時間TaにおいてはレジスタR0の出力を選
択出力し、初期反射音の形成処理後の時間Tbに
おいては第２の遅延回路系列の出力を選択出力す
るものである。

【表】 このスイツチ回路SWによつて選択出力される
データECH（ｔ）は、第１図のDA変換器または
第４図のDA変換器１２，１４においてアナログ
信号に変換された後サウンドシステム１５，１３
に加えられ、入力楽音に対する初期反射音として
発音される。 従つて、第１反射音ECH₁〜第10反射音ECH₁₀
の遅延時間i_oおよび振幅レベル制御用の係数K_oを
それぞれ異ならせることにより、第１０図に示す
ように振幅レベルおよび遅延時間がランダムに変
化する初期反射音を得ることができる。 ここで、入力楽音のサンプリング周期T₀を
0.04ms（25KHz）とした場合、現在時刻ｔの楽音
データGD（ｔ）の書込みアドレスADR（ｔ）より
例えば1626語離れたアドレスに記憶されている楽
音データGD（ｔ−1626）を読出した場合、その
遅延時間ｉは ｉ＝1626×0.04≒6.5ms となり、入力楽音より約65ms遅れた初期反射音
ECH_oを発生させることができる。 一方、入力楽音を所定周期T₀でサンプリング
した楽音データGD（ｔ）は、初期反射音発生後
の残響音を形成する第２の遅延回路系列にも供給
される。 この第２の遅延回路系列は、楽音データGD
（ｔ）をｊ時間遅らせてバンドパスフイルタBPF
に供給する遅延用のメモリD10と、このメモリ
D10から供給される遅延時間ｊの楽音データGD
（ｔ−ｊ）の所定周波数帯域成分のみを通過させ
るローパスフイルタLPFおよびハイパスフイル
タHPFとから成るデイジタル型のバンドパスフ
イルタBPFと、該バンドパスフイルタBPFを通
過した楽音データGD（ｔ−ｊ）に基づき遅延時
間間隔の粗い残響音データRVD¹を形成する櫛型
フイルタ構成の第１残響音形成部２０００と、上
記残響音データRVD¹に基づき遅延時間間隔が密
な残響音データRVD²を形成するオールパスフイ
ルタ構成の第２残響音形成部３０００とから構成
されている。 このような構成において、現在時刻ｔの楽音デ
ータGD（ｔ）は、メモリD10における2048語の記
憶アドレスのうち現在時刻ｔに対応したアドレス
ADR（ｔ）に書込まれる。次に、メモリD10に記
憶した楽音データGD（ｔ）のうち、ｊ時間前の
データGD（ｔ−ｊ）と読出すため、遅延時間ｊ
に対応するメモリD10、のアドレスが指定され、
該アドレスからｊ時間前にサンプリングした楽音
データGD（ｔ−ｊ）が読出される。この場合、
ｊ時間前の楽音データGD（ｔ−ｊ）を読出すた
めのアドレスは、初期反射音の形成の場合と同様
に、前述した第(1)式によつて求められる。そし
て、ここでの遅延時間ｊは第10反射音ECH₁₀に関
する遅延時間i₁₀よりやや大きく（ｊ＞i₁₀）設定
されている。 このようにしてメモリD10から読出された遅延
時間ｊの楽音データGD（ｔ−ｊ）はローパスフ
イルタLPFの乗算器M11に入力され、ここにお
いて所定の係数K₁₁と乗算される。そして、その
乗算値K₁₁・GD（ｔ−ｊ）はレジスタR1に一時記
憶される。次に、１語の記憶アドレスを有するメ
モリSD0から１サンプリング時間（１・T₀）前
に書込まれた楽音データGD（ｔ−ｊ−１）が読
出され、このデータGD（ｔ−ｊ−１）に所定の
係数K₁₂が乗算器M12において乗算される。次
に、乗算器M12の乗算値出力K₁₂・GD（ｔ−ｉ−
１）とレジスタR1に一時記憶されているｊ時間
前の楽音データK₁₁・GD（ｔ−ｊ）とが加算さ
れ、その加算値「K₁₂・GD（１−ｊ−１）＋K₁₁・
GD（ｔ−ｊ）」は再びレジスタR1に一時記憶され
ると共に、レジスタR2にも一時記憶される。次
に、現在時刻ｔより１サンプリング時間（１・
T₀）前に書込まれた楽音データGD（ｔ−ｊ−１）
がメモリSD0から再び読出され、このデータGD
（ｔ−ｊ−１）に所定の係数K₁₃が乗算器M13に
おいて乗算される。そして、この乗算器K₁₃・
GD（ｔ−ｊ−１）はレジスタR2に一時記憶され
ている値「K₁₂・GD（ｔ−ｊ−１）＋K₁₁・GD（ｔ
−ｉ）」と加算され、その加算値 K₁₂・GD（ｔ−ｊ−１）＋K₁₁・GD（ｔ−ｊ） ＋K₁₃・GD（ｔ−ｊ−１） はレジスタR2に再び一時記憶される。次に、レ
ジスタR1に一時記憶されている値「K₁₂・GD（ｔ
−ｊ−１）＋K₁₁・GD（ｔ−ｊ）」を次のサンプリ
ング周期（ｔ＋１）で使用するため、この値
「K₁₂・GD（ｔ−ｊ−１）＋K₁₁・GD（ｔ−ｊ）」が
メモリSD0に書き込まれる。 このような動作が各サンプリング周期T₀毎に
行なわれることにより、ローパスフイルタLPF
のレジスタR2からは所定帯域の高周波成分を除
去したｊ時間前の楽音データGD（ｔ−ｊ）が出
力され、この楽音データGD（ｔ−ｊ）はハイパ
スフイルタHPFに送られる。 すると、ハイパスフイルタHPFでは、ローパ
スフイルタLPFの場合と同様にしてｊ時間前の
楽音データGD（ｔ−ｊ）から所定帯域の低周波
成分の除去が行なわれる。 すなわち、ローパスフイルタLPFのレジスタ
R2の出力データGD（ｔ−ｊ）は乗算器M14に入
力され、この乗算器M14において所定の係数K₁₄
と乗算される。そして、その乗算値K₁₄・GD（ｔ
−ｊ）はレジスタR3に一時記憶される。次に、
１語の記憶アドレスを有するメモリSD1から１サ
ンプリング時間（１・T₀）前に書込まれた楽音
データGD（ｔ−ｊ−１）が読出され、このデー
タGD（ｔ−ｊ−１）に所定の係数K₁₅が乗算器
M15において乗算される。次に、乗算器M15から
得られた乗算値K₁₅・GD（ｔ−ｊ−１）はレジス
タR3に一時記憶されているｊ時間前の楽音デー
タK₁₄・GD（ｔ−ｊ）と加算され、その加算値
「K₁₄・GD（ｔ−ｊ）＋K₁₅・GD（ｔ−ｊ−１）」は
レジスタR3に一時記憶されると共に、レジスタ
R4にも一時記憶される。次に、現在時刻ｔより
１サンプリング時間（１・T₀）前に書込まれた
データGD（ｔ−ｊ−１）がメモリSD1から再び読
出され、この読出しデータGD（ｔ−ｊ−１）に
所定の係数K₁₆が乗算器M16において乗算され
る。そして、この乗算値K₁₆・GD（ｔ−ｊ−１）
はレジスタR4に一時記憶されている値「K₁₄・
GD（ｔ−ｊ）＋K₁₅・GD（ｔ−ｊ−１）」と加算さ
れ、その加算値 K₁₆・GD（ｔ−ｊ−１）＋K₁₄・GD（ｔ−ｊ） ＋K₁₅・GD（ｔ−ｊ−１） はレジスタR4に一時記憶される。次に、レジス
タR3に一時記憶されている値「K₁₄・GD（ｔ−
ｊ）＋K₁₅・GD（ｔ−ｊ−１）」を次のサンプリン
グ周期（ｔ＋１）で使用するため、この値
「K₁₄・GD（ｔ−ｊ）＋K₁₅・GD（ｔ−ｊ−１）」が
メモリSD1に書込まれる。 このような動作がサンプリング周期T₀毎に行
なわれることにより、ハイパスフイルタHPFの
レジスタR4からは所定帯域の低周波成分を除去
したｊ時間前の楽音データGD（ｔ−ｊ）が出力
される。 なお、ローパスフイルタLPFのレジスタR1は、
該レジスタの内容をメモリSD0に書込んだ後は次
のサンプリング周期まで使用しないので、ハイパ
スフイルタHPFのレジスタR3と共用することが
できる。 このようにして、バンドパスフイルタBPFに
おいて所定帯域の低周波成分および高周波成分の
除去されたｊ時間前の楽音データGD（ｔ−ｊ）
は第１残響音形成部２０００に入力される。 第１残響音形成部２０００は、遅延時間の異な
る櫛型フイルタ構成の遅延回路２０００Ａ，２０
００Ｂ，２０００Ｃが並列に設けられている。３
個の遅延回路２０００Ａ，２０００Ｂ，２０００
Ｃを並列に設けているのは、櫛型フイルタ構成の
遅延回路の周波数特性が単独の場合には第１１図
の記号Ａ，Ｂ，Ｃで示す如く波状となつてしまう
のでこれを平坦化するためである。すなわち、遅
延時間の異なる３個の遅延回路２０００Ａ，２０
００Ｂ，２０００Ｃを並列に設けることにより、
全体としての周波数特性を第１１図の記号Ｄで示
すように平坦化することができる。この場合、平
坦化の度合いは遅延回路の並列接続数を増加する
ほど良くなる。 この実施例では、遅延回路２０００Ａの遅延時
間が最も長く、次に遅延回路２０００Ｂの遅延時
間が長く、遅延回路２０００Ｃの遅延時間が最も
短く設定されている。そして、各遅延回路２００
０Ａ，２０００Ｂ，２０００Ｃは遅延時間の設定
が異なるのみで、その構成は全て同一である。従
つて、図においては、回路２０００Ｂおよび２０
００Ｃについては乗算器，レジスタ，メモリの番
号を示すのみで、遅延回路２０００Ａのみを詳細
に図示している。 このような構成の第１残響音形成部２０００に
おいて、バンドパスフイルタBPFを通過したｊ
時間前の楽音データGD（ｔ−ｊ）には、まず乗
算器M17において振幅レベル制御用の係数K₁₇が
乗算される。そして、その乗算値K₁₇・GD（ｔ−
ｊ）は乗算器M17内のレジスタR5に一時記憶さ
れる。次に、2048語の記憶アドレスを有するメモ
リD1にx₁時間前に書込まれた楽音データGD（ｔ
−x₁）を読出すため、遅延時間x₁に対応するメモ
リD1のアドレスが指定される。これによつて、
メモリD1からx₁時間前の楽音データGD（ｔ−x₁）
が読出される。そして、この楽音データGD（ｔ
−x₁）は加算器SUM２に供給され、この加算器
SUM２において他のメモリＤ２，Ｄ３の出力デ
ータおよび遅延回路２０００Ｂ，２０００Ｃのメ
モリＤ４〜Ｄ６，Ｄ７〜Ｄ９の出力データと加算
され、該加算器SUM２内のレジスタR11に一時
記憶される。この場合、メモリD1〜D9の読出し
動作はメモリD1からD9まで順に時分割で行なわ
れるようになつており、メモリD1の読出し動作
時には他のメモリD2〜D9からはデータが出力さ
れていない。このため、加算器SUM2内のレジス
タR11への書込み内容は、メモリD1から読出さ
れたデータGD（ｔ−x₁）となる。 一方、メモリD1から読出された楽音データGD
（ｔ−x₁）は乗算器M18において振幅レベル制御
用のK₁₈が乗算された後メモリD1の入力側に帰還
される。そして、この乗算値K₁₈・GD（ｔ−x₁）
は現在時刻ｔにおいてレジスタR5に一時記憶さ
せたデータK₁₇・GD（ｔ−ｊ）と加算され、その
加算値 K₁₇・GD（ｔ−ｊ）＋K₁₆・GD（ｔ−x₁） はレジスタR6に一時記憶される。次に、レジス
タR6に記憶された楽音データ「K₁₇・GD（ｔ−
ｊ）＋K₁₈・GD（ｔ−x1）」は、x₁時間前の楽音デ
ータGD（ｔ−x₁）が記憶されたいたアドレスと
同一アドレスに書込まれる。この後、レジスタ
R6の内容はリセツトされる。レジスタR6の内容
をリセツトするのは、このレジスタR6を次の段
階でメモリD2の系統の処理に兼用しているため
である。 このようにしてメモリD1の系統の処理が終了
すると、次にメモリ、D2の系統の処理が同様に
して行なわれる。 すなわち、2048語のアドレスを有するメモリ
D2にx₂時間前に書込まれた楽音データGD（ｔ−
x₂）を読出すため、遅延時間x₂に対応するメモリ
D2のアドレスが指定される。これによつて、メ
モリD2からx₂時間前にサンプリングした楽音デ
ータGD（ｔ−x₂）が読出される。そして、この
楽音データGD（ｔ−x₂）は加算器SUM2において
レジスタR11の内容（メモリD1から読出された
内容）GD（ｔ−x₁）と加算され、その加算値
「GD（ｔ−x₁）＋GD（ｔ−x₂）」はレジスタR11に
一時記憶される。 一方、メモリD2から読出された楽音データGD
（ｔ−x₂）は乗算器M₁₉において振幅レベル制御
用の係数K₁₈が乗算された後、メモリD₂の入力側
に帰還される。そして、その乗算値K₁₉・GD（ｔ
−x₂）はレジスタR5に一時記憶されている値
K₁₇・GD（ｔ−ｊ）と加算され、その加算値
「K₁₇・GD（ｔ−ｊ）＋K₁₉・GD（ｔ−x₂）」はレジ
スタR6に一時記憶される。このレジスタR6に記
憶されたデータ「K₁₇・GD（ｔ−ｊ）＋K₁₉・GD
（ｔ−x₂）」は、x₂時間前のデータGD（ｔ−x₂）
が記憶されていたアドレスと同一アドレスに記憶
される。この後、レジスタR6の内容はリセツト
される。 次に、メモリD3の系統の処理がメモリD2の系
統の処理と同様にして行なわれる。 従つて、メモリD1〜D3の系統の処理を終了し
た段階では、メモリD3の系統の遅延時間をx₃と
すると、レジスタR11に記憶される内容は、 GD（ｔ−x₁）＋GD（ｔ−x₂）＋GD（ｔ―x₃） となり、またメモリD3に記憶される内容は K₁₇・GD（ｔ−ｊ）＋K₂₀・GD（ｔ−x₃） となる。 このような処理は遅延回路２０００Ｂ，２００
０Ｃにおいても同様に行なわれる。 従つて、遅
延回路２０００ＢにおけるメモリD4，D5，D6の
各系統の遅延時間をそれぞれx₄，x₅，x₆とし、ま
た遅延回路２０００ＣにおけるメモリD7，D8，
D9の各楽統の遅延時間をそれぞれx₇，x₈，x₉と
すると、遅延回路２０００Ａ〜２０００Ｃの全て
の処理を終了した段階におけるレジスタR11の内
容は、 RVD¹＝₁₀ 〓ⁿ⁼¹ GD（ｔ−x_o） ＝GD（ｔ−x₁） ＋GD（ｔ−x₂）＋GD（ｔ−x₃） ＋GD（ｔ−x₄） ＋GD（ｔ−x₅）＋GD（ｔ−x₆） ＋GD（ｔ−x₇） ＋GD（ｔ−x₈）＋GD（ｔ−x₉） となる。この結果、初期反射音に続き、第１２図
に示すように遅延時間間隔が粗く、そして振幅レ
ベルおよび遅延時間が規則的に変化する残響音が
得られる。なお、第１２図においては、時間関係
が複雑になるため、遅延回路２０００Ａについて
のみの残響音を図示している。 以上のようにして形成された遅延時間間隔の粗
い残響音データRVD¹は、第２残響音形成部３０
００に入力される。 第２残響音形成部３０００は、周波数特性が平
坦なオールパス型フイルタ構成の遅延回路３００
０Ａ，３０００Ｂ，３０００Ｃが直列に設けられ
ている。 ３個の遅延回路３０００Ａ，３０００Ｂ，３０
００Ｃを直列に設けているのは、第１残響音形成
部２０００において得られた残響音データRVD¹
より密な遅延時間間隔の残響音データRVD²を形
成するためである。従つて、この第２残響音形成
部３０００における各遅延回路３０００Ａ，３０
００Ｂ，３０００Ｃの遅延時間は、第１残響音形
成部２０００における各遅延回路２０００Ａ，２
０００Ｂ，２０００Ｃの遅延時間よりも短く設定
される。そして、各遅延回路３０００Ａ，３００
０Ｂ，３０００Ｃは遅延時間の設定が異なるのみ
でその構成は全て同じである。従つて、図におい
ては、遅延回路３０００Ｂ，３０００Ｃについて
は乗算器，レジスタ，メモリの番号を示すのみ
で、遅延回路３０００Ａについてのみ詳細構成を
示している。 まず、第１残響音形成部２０００から出力され
る残響音データRVD¹は遅延回路３０００Ａのレ
ジスタR12に供給されるが、このデータRVD¹を
レジスタR12に記憶させる前に、まず512語の記
憶アドレスを有するメモリMD0にy₁時間前に書
込まれたデータRVD¹（ｔ−y₁）を読出すため、
遅延時間y₁時間に対応するメモリMD0のアドレ
スが指定される。これによつて、メモリMD0か
らy₁時間前に書込まれたデータRVD¹（ｔ−y₁）
が読出される。次に、このデータRVD¹（ｔ−y₁）
には乗算器M30において、振幅レベル制御用の係
数K₃₀が乗算され、その乗算値K₃₀・RVD¹（ｔ−
y₁）はメモリMD0の入力側に帰還される。そし
て、次にこの帰還データK₃₀・RVD¹（ｔ−y₁）と
第１残響音形成部２０００から現在時刻ｔに供給
されるデータRVD¹（ｔ）とが加算され、その加
算値「RVD¹（ｔ）＋K₃₀・RVD¹（ｔ−y₁）」はレジ
スタR12に一時記憶される。次に、遅延時間y₁に
対応するメモリMD0のアドレスが再び指定され、
メモリMD0からy₁時間前に書込まれたデータ
RVD¹（ｔ−y₁）が再び読出され、その読出しデ
ータRVD¹（ｔ−y₁）がレジスタR13に一時記憶さ
れる。次に、レジスタR12に一時記憶されたデー
タ「RVD¹（ｔ）＋K₃₀・RVD¹（ｔ−y₁）」と振幅レ
ベル制御用の定数K₂₉とが乗算器M29において乗
算される。そして、その乗算値 K₂₉・｛RVD¹（ｔ）＋K₃₀・RVD¹（ｔ−y₁）｝ はレジスタR13に一時記憶されている値RVD¹（ｔ
−y₁）と加算され、その加算値 RVD¹（ｔ−y₁）＋K₂₉ ・｛RVD¹（ｔ）＋K₃₀・RVD¹（ｔ−y₁）｝ はレジスタR13に一時記憶される。次に、レジス
タR12に一時記憶されているデータ「RVD（ｔ）
＋K₃₀・RVD¹（ｔ−y₁）」を現在時刻ｔよりy₁時
間遅れたサンプリング時刻（ｔ＋y₁）において使
用するため、該データ「RVD¹（ｔ）＋K₃₀・
RVD¹（ｔ−y₁）」はy₁時間前のデータRVD¹（ｔ−
y₁）が記憶されていたアドレスと同一アドレスに
書込まれる。 このようにして遅延回路３０００Ａによる処理
が終了すると、レジスタR13に記憶されたデータ RVD¹（ｔ−y₁）＋K₂₉・｛RVD¹（ｔ）＋K₃₀ ・RVD¹（ｔ−ｙ）｝ は遅延回路３０００Ｂに送られ、この遅延回路３
０００Ｂにおいて回路３０００Ａの場合と同様の
処理理が行なわれる。 ここで、遅延回路３０００Ａ，３０００Ｂ，３
０００Ｃの出力データをRVD^2A，RVD^2B，
RVD^2Cで表わし、回路３０００Ｂの遅延時間を
y₂，回路３０００Ｃの遅延時間をy₃とすると、回
路３０００Ａ，３０００Ｂ，３０００Ｃのレジス
タR13，R15，R17の出力データは次の第(4)式〜
第(6)式によつて表わされる。 RVD^2A＝RVD¹（ｔ−y₁）＋K₂₉・｛RVD¹（ｔ）＋K₃₀
・RVD¹（ｔ−y₁）｝……(4) RVD^2B＝RVD^2A（ｔ−y₂）＋K₃₁・｛RVD^2A（ｔ）＋K_3
2・RVD^2A（ｔ−y₂）｝……(5) RVD^2C＝RVD^2B（ｔ−y₃）＋K₃₃・｛RVD^2B（ｔ）＋K_3
4・RVD^2B（ｔ−y₃）｝……(6) そして、遅延回路３０００Ｃの出力データ
RVD^2Cは初期反射音に続く残響音を発生させる
ためのデータとしてスイツチ回路SWを経由して
出力される。 ここで、各遅延回路３０００Ａ，３０００Ｂ，
３０００Ｃの遅延時間を、 y₁＞y₂＞y₃ の関係に設定した場合、第１３図に示すように遅
延時間間隔の密な残響音を形成することができ
る。すなわち、遅延回路３０００Ａは第１残響音
形成部２０００で形成された遅延時間間隔の粗い
残響音データRVD¹に基づき、第１残響音形成部
２０００の遅延時間間隔よりも短い時間間隔y₁で
第１の残響音データRVD^2Aを形成し、遅延回路
３０００Ｂは回路３０００Ａの遅延時間間隔y₁よ
りもさらに短い時間間隔y₂で第２の残響音データ
RVD^2Bを形成する。このため、遅延回路３００
０Ａ〜３０００Ｃにおける残響音の形成処理が進
行するに伴つて遅延時間間隔の密な残響音が形成
されるようになる。 なお、遅延回路３０００Ａ，３０００Ｂ，３０
００ＣにおけるレジスタR12，R14，R16は、自
己の回路に関する処理が終了した後は次のサンプ
リング周期まで使用しないので、時分割的に共用
することができる。 次に、第５図に示す実施例の具体的構成および
動作について説明する。なお、以下の説明では、
第５図に示す装置が上述した第７図の機能にした
がつて残響音の形成を行なうものとして述べる。 実施例の具体的構成 第５図に示す実施例の残響音付加装置は、大別
すると、記憶部１９，時間情報発生部２０，アド
レス情報発生部３０，演算部４０とから構成され
ている。 記憶部１９は、第８図における遅延用のデイジ
タルメモリDMに相当するもので、ここでは複数
のメモリブロツクを有するデータメモリ１９０と
ラツチ１９１とから構成されている。データメモ
リ１９０においては、複数のメモリブロツクを利
用して、第１５図に示すように、１語（16ビツ
ト）のメモリSD0〜SD15と、512語（１語は16ビ
ツト）のメモリMD0〜MD15と、2048語（１語
は16ビツト）のメモリD0〜D15が設けられてい
る。そして、このメモリSD0〜SD15，MD0〜
MD15，D0〜D15に記憶すべきデータは演算部４
０から与えられ、データの記憶アドレスおよび読
出しアドレスはアドレス情報発生部３０から出力
されるアドレス情報DM・ADRによつて指定さ
れ、また各メモリSD0〜D15から読出されたデー
タはラツチ１９１を介して演算部４０に供給され
る構成になつている。 時間情報発生部２０は第８図におけるデイレイ
レングスデータメモリDDMに相当するものであ
り、パラメータ指定回路２００とデイレイレング
スデータメモリ２０１とを備え、ここではデイレ
イレングスデータメモリ２０１はパラメータ指定
回路２００からの指示により、残響特性の異なる
８種類の残響音（初期反射音も含む）それぞれに
対応して各データ遅延用のメモリD0〜D15，
MD0〜MD15に関する遅延時間情報DLD^m〔ｎ〕
（ｎ：D0〜D15，MD0〜MD15のメモリを指示、
ｍ：１〜８の種類を指示）のうちいずれか１つの
種類を選択的に出力するように構成されている。
すなわち、デイレイレングスデータメモリ２０１
は、第１５図に示すように、データ遅延用のメモ
リD0〜D15，MD0〜MD15それぞれに対応した
メモリブロツクMB（D0）〜MB（D15），MB
（MD0）〜MB（MD15）を備え、この各メモリブ
ロツクMB（D0）〜MB（MD15）はそれぞれ上述
した８種類の残響音に対応して８つの記憶アドレ
ス「０」〜「７」を有し、各メモリブロツクMB
（D0）〜MB（MD15）の各記憶アドレス「０」〜
「７」にはそれぞれ異なる遅延時間情報DLD¹
〔D0〕〜DLD⁸〔D0〕，DLD¹〔D1〕〜DLD⁸〔D1〕，
……DLD¹〔D15〕〜DLD⁸〔D15〕，DLD¹〔MD0〕
〜DLD⁸〔MD0〕，……DLD¹〔MD15〕〜DLD⁸
〔MD15〕が予め記憶されている。そして、発生
すべき残響音の残響特性を指示する３ビツト構成
のパラメータ指定情報PSLが下位アドレス情報と
してパラメータ指定回路２００から供給され、さ
らにメモリMD0〜MD15，D0〜D15のメモリ番
号「０〜15」を指定する４ビツト構成のメモリ番
号情報DL_o（ｎ：０〜15）およびメモリの種類
「Ｄ，MD，SD」を指定する２ビツト構成のメモ
リ種別情報DL_k（ｋ：Ｄ，MD，SD）が上位アド
レス情報としてアドレス情報発生部３０から供給
されると、情報DL_oおよびDL_kで指定されるメモ
リブロツク（MB（D0）〜MB（MD15）のうち１
つ）のうち、情報PSLで指定される記憶アドレス
（「０」〜「７」のうち１つ）に記憶されている遅
延時間情報DLD^m〔ｎ〕が読出され、パラメータ
指定回路２００で指定した所望の残響特性の残響
音の遅延時間関係を規定する情報としてアドレス
情報発生部３０へ供給される。なお、メモリSD0
〜SD15については、遅延時間が固定（１・T₀）
であるため、このメモリSD0〜SD15に対する遅
延時間情報は必要としない。また、パラメータ指
定回路２００からは、パラメータ指定情報PSLと
ともに、８種類の残響音を形成するための制御プ
ログラムのうち所望の制御プログラムの１つを選
択する３ビツト構成のプログラム選択情報PGS
が出力される。 次に、アドレス情報発生部３０は、時間情報発
生部２０から出力される遅延時間情報DLD^m〔ｎ〕
およびプログラム選択情報PGSと、制御プログ
ラムの１ステツプの周期を定めるマスタクロツク
パルスφ₀とに基づき、所望の残響特性の残響音
を形成するためのデータメモリ１９０に対するア
ドレス情報DM・ADRを発生すると共に、各部
回路の動作を制御する各種の制御信号を発生する
ものであり、プログラムメモリ３００、プログラ
ムカウンタ３０１，プログラムデコードメモリ３
０２，制御信号出力レジスタ３０３，セレクタ３
０４，アドレスカウンタ３０５，ラツチ３０６，
減算回路３０７，最大値検出回路３０８，アドレ
ス情報出力回路３０９とを備えている。 プログラムメモリ３００には、８種類の残響特
性の残響音を形成するために８種類の制御プログ
ラムが予め記憶されており、どの種類の制御プロ
グラムを出力すべきかはパラメータ指定回路２０
０からのプログラム選択情報PGSによつて指定
される。そして、指定された制御プログラムの内
容はマスタクロツクパルスφ₀をカウントするプ
ログラムカウンタ３０１の出力情報PCによつて
１ステツプ毎に順次読出される。 この場合、第６図で説明した初期反射音形成部
１，バンドパスフイルタBPF，第１残響音形成
部２０００，第２残響音形成部３０００の全ての
処理を１サンプリング周期（T₀）内で終了させ
るために、サンプリング周波数を25KHz，マスタ
クロツクパルスφ₀の周波数を4.8MHzとすると、
１つの制御プログラムのステツプ数は4800／25＝192 以内で構成され、この192ステツプの制御プログ
ラム内容が各サンプリング周期T₀毎に実行され
る。そして、各ステツプにおける制御プログラム
としては、第２表に示すように、１ステツプが16
ビツトの情報から成るタイプ１，タイプ２，タイ
プ３の３種類の内容が準備されており、初期反射
音の形成，フイルタ処理，残響音の形成はこれら
３種類の制御プログラムの出力順序および各ビツ
ト情報の内容を適宜組合せることによつて行なわ
れる。

【表】 この場合、16ビツトから成る１ステツプの制御
プログラムは、情報OF・ADR_o，RG_o，DL_o，
ADR〔K_o〕の如く制御信号出力レジスタ３０３
を介してそのまま出力されるものと、メモリの書
込み制御信号WR1などの如くプログラムデコー
ドメモリ３０２によつてデコードされた後制御信
号出力レジスタ３０３を介して出力されるものと
が有り、後者はオペレーシヨンコードOPCとし
てプログラムメモリ３００からプログラムデコー
ドメモリ３０２に与えられる。なお、第２表の内
容の詳細については全体の動作説明とともに後述
する。 一方、アドレスカウンタ３０５は第１６図に示
すように遅延用のメモリD0〜D15，MD0〜
MD15のそれぞれに対応したアドレスカウンタ
AC（D0）〜AC（D15），AC（MD0）〜AC
（MD15）を備えている。このアドレスカウンタ
３０５における各カウンタAC（D0）〜AC
（D15），AC（MD0）〜AC（MD15）は、メモリ番
号情報DL_oおよびメモリ種別情報DL_Kによつて選
択的に動作状態とされる。情報DL_oおよびDL_kに
よつて動作状態となつたアドレスカウンタAC_(o)
（ｎ：D0〜D15，MD0〜MD15）のカウント出力
情報ADR〔ｎ〕はラツチ３０６を介してアドレス
情報出力回路３０９へ供給されると共に、減算回
路３０７へ供給される。この場合、アドレスカウ
ンタAC_(o)の出力情報ADR〔ｎ〕はメモリD0〜
D15，MD0〜MD15のうちメモリD0〜D15が2048
語のアドレス長となつているため、2048語までの
アドレス範囲を指定できるように11ビツトで構成
されている。なお、アドレスカウンタ３０５は
RAMから構成される。 減算回路３０７は、ラツチ３０６を介して入力
されたアドレスカウンタAC_(o)の出力内容ADR
〔ｎ〕から「１」を減じ、その減算値
「ADR〔_o〕−１」を次のサンプリング周期（ｔ
＋１）において使用るためセレクタ３０４のＡ側
入力に帰還する。同時に、最大値検出回路３０８
に供給する。最大値検出回路３０８は第８図の検
出回路MXDに相当するものであり、メモリ番号
情報DL_oおよびメモリ種別情報DL_kにより指定さ
れたアドレスカウンタAC_(o)の出力情報ADR〔ｎ〕
から「１」を減じた情報「ADR〔ｎ〕−１」が最
大値（全ビツトが“１”）に達したことを検出す
ると、セレクタ３０４に対しＢ側入力を選択させ
るセレクト制御信号SLBを出力する。セレクタ
３０４においては、Ａ側入力に減算回路３０７の
出力情報「ADR〔ｎ〕−１」が入力され、Ｂ側入
力にデイレイレングスデータメモリ２０１の出力
情報DLD^m〔ｎ〕が入力され、その出力はアドレ
スカウンタ３０５のデータ入力に供給されて情報
DL_o，DL_kにより指定されるアドレスカウンタ
AC_(o)に対して書込み制御信号WR３により書込
まれる（プリセツトされる）構成となつている。
従つて、情報DL_o，DL_kにより指定されたアドレ
スカウンタAC_(o)においては、最大値検出回路３
０３からセレクト制御信号SLBが発生されてい
ない条件では、１サンプリング周期毎に現在値
ADR〔ｎ〕から「１」を減じた値「ADR〔ｎ〕−
１」が書込まれることになり、その出力情報
ADR〔ｎ〕は時間経過とともに「０」の方向へ減
少する。ところが、値「ADR（ｎ）−１」が最大
値になると、最大値検出回路３０８からセレクト
制御信号SLBが発生されるため、アドレスカウ
ンタAC_(o)にはセレクタ３０４を介して遅延時間
情報DLD^m〔ｎ〕が入力され、書込まれる。従つ
て、アドレスカウンタAC_(o)の内容は、セレクト
制御信号SLBの発生により「DLD^m〔ｎ〕」になつ
た後、サンプリング時刻の経過とともに「０」の
方向へ順次変化するものとなる。すなわち、セレ
クタ３０４，アドレスカウンタ３０５，ラツチ３
０６，減算回路３０７，最大値検出回路３０８と
から成る部分では、情報DL_o，DL_kで指定される
アドレスカウンタAC_(o)において遅延時間情報
DLD^m〔ｎ〕に対応する遅延時間に等しい周期で
一巡するアドレス情報ADR〔ｎ〕が形成される。 このアドレス情報ADR〔ｎ〕はアドレス情報出
力回路３０９へ供給される。 アドレス情報出力回路３０９は、メモリSD0〜
SD15，メモリD0〜D15，メモリMD0〜MD15に
対する情報の読出しおよび書込みのためのアドレ
ス情報を出力するものである。このアドレス情報
出力回路３０９は、メモリD0からi_o時間遅れた情
報を読出して初期反射音ECH_(t)を形成する場合に
は、メモリD0に関するアドレス情報ADR〔D0〕
と第１反射音ECH₁〜第10反射音ECH₁₀の各遅延
時間i_oに対応する11ビツトのアドレス情報OF・
ADR_o（＝OF・ADR₁〜OF・ADR₁₀：制御信号出
力レジスタ３０３から出力される）との加算値を
下位アドレス情報とし、その上位にメモリ番号情
報DL_o（＝DL₀）およびメモリ種別情報DL_k（＝
DL_D）を付加し、この１組の情報ADR〔D0〕＋
OF・ADR_o，DL_o，DL_kをアドレス情報DM・
ADRとして出力する。また、現在時刻でサンプ
リングした楽音データGD_(t)をメモリD0に書込む
場合、メモリD0に対応するアドレスカウンタAC
（D0）の出力情報ADR〔D0〕を下位アドレス情報
とし、その上位にメモリD0を指定する情報DL_o
（＝DL₀）およびDL_k（＝DL_D）を付加し、この１
組の情報ADR〔D0〕，DL_o，DL_kをアドレス情報
DM・ADRとして出力する。また、メモリSD0〜
SD15に対してデータの書込みおよび読出しを行
う場合、下位アドレス情報の全ビツトを“０”と
し、その上位にメモリSD0〜SD15を指定する情
報DL_o（＝DL₀〜DL₁₅）およびDL_k（＝DL_SD）を付
加してアドレス情報DM・ADRとして出力する。
また、残響音RVD¹，RVD²を形成する場合には、
メモリD1〜D15，MD0〜MD15のそれぞれに対
応するアドレスカウンタAC（D1）〜AC（D15），
AC（MD0）〜AC（MD15）の各出力情報ADR
〔D1〕〜ADR〔D15〕，ADR〔MD0〕〜ADR
〔MD15〕を下位アドレス情報とし、その上位に
情報DL_oおよびDL_kを付加し、これら１組の情報
ADR〔ｎ〕，DL_kをアドレス情報DM・ADRとし
て出力する。この場合、情報DL_oおよびDL_kの下
位に情報ADR〔D0〕＋OF・ADR_oを付加すべき時
には制御信号出力レジスタ３０３から制御パルス
GP1が出力される。また、情報DL_oおよびDL_kの
下位に付加する下位アドレス情報の全ビツトを
“０”にすべき時には、制御信号出力レジスタ３
０３から制御パルスGP2が出力される。 なお、アドレス情報出力回路３０９は、情報
DL_oおよびDL_kを一時記憶するレジスタを内部に
備えている。 次に、演算部４０は、メモリD0〜D15，MD0
〜MD15，SD0〜SD15に記憶させるデータおよ
び各メモリから読出したデータの振幅レベル制御
を行うもので、係数メモリ４００，セレクタ４０
１，演算回路４０２，テンポラリレジスタ４０
３，ラツチ４０４とを備えている。 係数メモリ４００は、デイレイレングスデータ
メモリと同様、残響特性の異なる８種類の残響音
に対応して８個のメモリブロツクを有し、各メモ
リブロツクには各種類別の残響音を形成するため
に必要な一組の係数K_o（ｎ：１〜64）が予め記憶
されている。そして、パラメータ指定回路２００
からパラメータ指定情報PSLが供給され、かつ係
数K_oを指定するアドレス情報ADR〔K_o〕が制御
信号出力レジスタ３０３から供給されると、情報
PSLで指定されるメモリブロツクのうち情報
ADR〔K_o〕で指定されるアドレスから係数K_oが
読出され、演算回路４０２の演算入力(A)に供給さ
れる構成になつている。 セレクタ４０１は、Ａ側入力に楽音データ
GD_(t)が入力され、Ｂ側入力に記憶部１０からの
読出しデータMRDが入力され、Ｃ側入力にラツ
チ４０４を介してテンポラリレジスタ４０３の出
力データRGDが入力されており、これらの入力
データGD_(t)，MRD，RGDは制御信号出力レジ
スタ３０３から出力されるセレクト制御信号SL1
（２ビツト構成）によつていずれか１つが選択さ
れ、演算回路４０２の演算入力（Ｘ）に供給され
ている。 演算回路４０２は、演算入力(A)に係数メモリ４
００から読出された係数K_oが入力され、演算入
力(B)にラツチ４０４を介してテンポラリレジスタ
４０３の出力データRGDが入力され、演算入力
（Ｘ）にセレクタ４０１の選択出力データ（SPD
（ｔ），MRD，RGD）が入力され、制御信号出力
レジスタ３０３から出力される演算制御信号
CTL（３ビツト構成）により、 （Ｙ）＝(A)・（Ｘ）＋(B) ……(7‐1) （Ｙ）＝（Ｘ）＋(B) ……(7‐2) （Ｙ）＝（Ｘ） ……(7‐3) （Ｙ）＝(B) ……(7‐4) （Ｙ）＝（Ｏ） ……(7‐5) の演算を実行し、その演算値（Ｙ）をテンポラリ
レジスタ４０３，記憶部１９，出力レジスタ５０
０に供給する構成になつている。 テンポラリレジスタ４０３は、初期反射音
ECH（ｔ），残響音RVD¹，RVD²の形成過程にお
ける演算回路４０２の演算値（Ｙ）を一時記憶
し、その記憶内容をレジスタ出力データRGDと
しセレクタ４０１のＣ側入力および演算回路４０
２の演算入力(B)に帰還するもので、５ビツト構成
のレジスタ指定情報RG_o（ｎ：０〜31）により指
定される32個のレジスタR0〜R31を有し、入力
データは情報RG_oにより指定されたレジスタ
（R0〜R31）に対し書込み制御信号WR1の制御に
よつて書込まれる。 次に、出力レジスタ５００は、演算回路４０２
の演算値（Ｙ）として得られた初期反射音の瞬時
値ECH（ｔ）および初期反射音に続く残響音の瞬
時値RVD（ｔ）を書込み制御信号WR2によつて
取込み、この取込みデータを減衰器５０１を介し
て出力する。 なお、セレクタ４０１におけるセレクト制御信
号SL1および演算回路４０２における演算制御信
号CTLは、制御信号出力レジスタ３０３から出
力されるオペレーシヨンコードOPCに含まれる
ものである。 次に、以上の構成の動作について説明する。 動作説明 ａ 初期反射音の形成動作 (1) まず、現在時刻ｔでサンプリングした楽音デ
ータGD（ｔ）をメモリD0に書込むため、 SL1；SELECT(A) CTL；（Ｙ）＝（Ｘ） で示される内容のセレクト制御信号SL1および
演算制御信号CTLがオペレーシヨンコード
OPCとして制御信号出力レジスタ３０３から
出力される。これによつて、セレクタ４０１は
楽音データGD（ｔ）を演算回路４０２の演算
入力（Ｘ）に供給する。また、演算回路４０２
は、演算入力（Ｘ）に入力された楽音データ
GD（ｔ）を演算値（Ｙ）として出力する。 (2) 次に、現在のサンプリング時刻（ｔ）に対応
したメモリD0のアドレスを指定した上、この
アドレスに演算回路４０２の出力データGD
（ｔ）を書込むため、 DL_o；DL₀ DL_k；DL_D WR4；“１”（WRITE） L3；“１”（LATCH） で示される内容のメモリ種別情報DL_k，書込み
制御信号WR4，ラツチ制御信号L3がオオペレ
ーシヨンコードOPCとして、またメモリ番号
情報DL_oが制御信号出力レジスタ３０３から出
力される。 これによつて、メモリD0に対応したアドレ
スカウンタAC（D0）の出力情報ADR〔D0〕が
現在時刻ｔの楽音データGD（ｔ）を書込すた
めの下位アドレス情報としてラツチ３０６にラ
ツチされる。そして、このラツチされた下位ア
ドレス情報ADR〔D0〕は、アドレス情報出力
回路３０９においてその上位にメモリ番号情報
DL_o（＝DL₀）およびメモリ種別情報DL_k（＝
DL_D）が付加されてメモリD0に対する楽音デ
ータGD（ｔ）の書込みアドレス情報DM・
ADRとして出力される。これにより、演算回
路４０２を介してデータメモリ１９０のメモリ
D0のデータ入力に与えられている現在時刻ｔ
の楽音データGD（ｔ）は書込み制御信号WR4
によつて現在時刻ｔに対応したアドレスに書込
まれる。 (3) 次に、各サンプリング時刻毎の初期反射音の
合成値を記憶するレジスタR0をクリアするた
め、 RG_o；R0 CTL；（Ｙ）＝０ WR1；“１”（WRITE） で示される内容の演算制御信号CTL，書込み
制御信号WR1がオペレーシヨンコードOPCと
して、またレジスタ番号情報RG_oが制御信号出
力レジスタ３０３から出力される。 これによつて、レジスタR0には「０」が書
込まれる。すなわち、レジスタR0はクリアさ
れる。 (4) 次に、第１反射音ECH₁を形成するため、 OF・ADR_o；OF・ADR₁ DL_k；DL_D GP1；“１” L2；“１”（LATCH） で示される内容のメモリ種別情報DL_k，制御パ
ルスGP1，ラツチ制御信号L2がオペレーシヨ
ンコードOPCとして、また第１反射音ECH₁の
遅延時間i₁に対応したアドレス情報OF・ADR₁
が制御信号出力レジスタ３０３から出力され
る。この場合、アドレス情報出力回路３０９に
は前記ステツプ(3)におけるメモリ番号情報DL_o
（＝DL₀）が保持されている。 これによつて、アドレス情報出力回路３０９
は、ラツチ３０６にラツチされているアドレス
情報ADR〔D0〕と遅延時間i₁に対応したアドレ
ス情報OF・ADR₁とを加算してその加算値を
下位アドレス情報とし、メモリ番号情報DL_o
（＝DL₀），メモリ種別情報DL_k（＝DL_D）を上位
アドレス情報とし、メモリD0からi₁時間前に書
込んだ振幅データSPD（ｔ−i₁）を読出すため
のアドレス情報DM・ADRとして出力する。
これにより、メモリD0からi₁時間前の楽音デー
タGD（ｔ―i₁）が読出され、この読出しデータ
GD（ｔ−i₁）はラツチ制御信号L2によつてラツ
チ１９１にラツチされる。 (5) 次に、レジスタR0の現在値をラツチ４０４
に転送するため、 RG_o；R0 L1；“１”（LATCH） で示される内容のラツチ制御信号L1がオペレ
ーシヨンコードとして、またレジスタ番号情報
RG_oが制御信号出力レジスタ３０３から出力さ
れる。これによつて、レジスタR0の現在値は
ラツチ４０４に転送されて記憶される。 (6) 次に、i₁時間前の楽音データGD（ｔ−i₁）に
振幅レベル制御用の係数K₁を乗算し、第１反
射音ECH₁に関する瞬時値K₁・GD（ｔ−i₁）を
得るため、 ADR〔K_o〕；ADR〔K₁〕 SL₁；SELECT(B) CTL；(A)・（Ｘ）＋(B)＝（Ｙ） で示されるセレクト制御信号SL1，演算制御信
号CTLがオペレーシヨンコードOPCとして、
また定数読出し用のアドレス情報ADR〔K_o〕
が制御信号出力レジスタ３０３から出力され
る。 これによつて、係数メモリ４００から第１反
射音ECH₁に関する係数K₁が読出されて演算回
路４０２の演算入力(A)に供給される。また、セ
レクタ４０１は、Ｂ側選択入力にラツチ１９１
から供給されているi₁時間前の楽音データGD
（ｔ−i₁）を選択し、該データGD（ｔ−i₁）を演
算回路４０２の演算入力（Ｘ）に供給する。ま
た、演算回路４０２は （Ｙ）＝(A)・（Ｘ）＋(B) ＝K₁・GD（ｔ−i₁）＋〔R0〕 で示される演算を行なう。この場合、レジスタ
R0の内容は前述のステツプ(3)においてクリア
されているため、ここでは第１反射音ECH₁に
関する瞬時値K₁・GD（ｔ−i₁）が演算回路４０
２の演算値（Ｙ）として得られる。 (7) 次に、第１反射音ECH₁の瞬時値K₁・GD（ｔ
−i₁）をレジスタR0に転送して記憶させるた
め、 RG_o；R0 WR1；“１”（WRITE） で示される内容の書込み制御信号WR1がオペ
レシヨンコードOPCとして、またレジスタ番
号情報RG_oが制御信号出力レジスタ３０３から
出力される。 これによつて、演算回路４０２の出力データ
（Ｙ）＝K₁・GD（ｔ−i₁）がレジスタR0に書込
まれる。 ここまでのステツプを終了することにより、
レジスタR0には第１反射音ECH₁の瞬時値
K₁・GD（ｔ−i₁）が得られる。 (8) 次に、第２反射音ECH₂〜第10反射音ECH₁₀
に関する瞬時値K₂・GD（ｔ−i₂）〜K₁₀・GD
（ｔ−i₁₀）が前述のステツプ(4)〜(7)と同様にし
て形成される。従つて、第10反射音ECH₁₀に関
するステツプ(7)の動作を終了した段階では、レ
ジスタR0には第１反射音ECH₁〜第10反射音
ECH₁₀の瞬時値の総和₁₀ 〓ⁿ⁼¹ K_o・GD（ｔ−i_o）が
得られる。そして、この総和₁₀ 〓ⁿ⁼¹ K_o・GD（ｔ−
i_o）は出力レジスタ５００に対して書込み制御
信号WR２によつて書込まれ、減衰器５０１に
転送される。 ｂ フイルタ動作 (1) まず、メモリD10からｊ時間前の楽音データ
GD（ｔ−ｊ）を読出すため、 DL_o；DL₁₀ DL_k；DL_D L₃；“１”（LATCH） L2；“１”（LATCH） で示される内容のメモリ種別情報のDL_k，ラツ
チ制御信号L3，L2がオペレーシヨンコード
OPCとして、またメモリ番号情報DL_oが制御信
号出力レジスタ３０３から出力される。 これによつて、メモリD10に対応したアドレ
スカウンタAC（D10）の出力情報ADR〔D10〕
がｊ時間前の楽音データGD（ｔ−ｊ）を読出
すための下位アドレス情報としてラツチ３０６
にラツチされる。そして、このラツチされた下
位アドレス情報ADR〔D10〕は、アドレス情報
出力回路３０９においてその上位にメモリ番号
情報DL_o（＝DL₁₀）およびメモリ種別情報DL_k
（＝DL_D）が付加されてデータメモリ１９０の
メモリD10に対して楽音データGD（ｔ−ｊ）の
読出しアドレス情報DM・ADRとして出力さ
れる。これにより、メモリD10からｊ時間前の
楽音データGD（ｔ−ｊ）が読出され、この読
出しデータGD（ｔ−ｊ）はラツチ制御信号L2
によりラツチ１９１にラツチされる。 (2) 次に、現在時刻ｔでサンプリングした楽音デ
ータGD（ｔ）をデータGD（ｔ−ｊ）の読出し
アドレスと同一アドレスに書込むため、 SL1；SELECT(A) CTL；（Ｙ）＝（Ｘ） で示される内容のセレクト制御信号SL1および
演算制御信号CTLがオペレーシヨンコード
OPCとして制御信号出力レジスタ３０３から
出力される。これによつて、セレクタ４０１は
楽音データGD（ｔ）を演算回路４０２の演算
入力（Ｘ）に供給する。また、演算回路４０２
は、演算入力（Ｘ）に入力された楽音データ
GD（ｔ）を演算値（Ｙ）として出力する。 (3) 次に、楽音データGD（ｔ）をメモリD10に書
込むため、 DL_o；DL₁₀ DL_k；DL_D WR4；“１”（WRITE） L3；“１”（LATCH） で示される内容のメモリ種別情報DL_k，書込み
制御信号WR4，ラツチ制御信号L3がオペレー
シヨンコードOPCとして、またメモリ番号情
報DL_oが制御信号出力レジスタ３０３から出力
される。 これによつて、メモリD10に対応したアドレ
スカウンタAC（D10）の出力情報ADR〔D10〕
が現在時刻ｔの楽音データGD（ｔ）を書込む
ための下位アドレス情報としてラツチ３０６に
ラツチされる。そして、このラツチされた下位
アドレス情報ADR〔D10〕は、アドレス情報出
力回路３０９においてその上位にメモリ番号情
報DL_o（＝DL₁₀）およびメモリ種別情報DL_k（＝
DL_D）が付加されてメモリD10に対する楽音デ
ータGD（ｔ）の書込みアドレス情報DM・
ADRとして出力される。これにより、演算回
路４０２を介してデータメモリ１９０のメモリ
D10のデータ入力に与えられている現在時刻ｔ
の楽音データGD（ｔ）は書込み制御信号WR4
によつて現在時刻ｔに対応したアドレスに書込
まれる。 (4) 次に、ローパスフイルタLPFにおいて、レ
ジスタR1の内容，係数K₁₁，ｊ時間前の楽音デ
ータGD（ｔ−ｊ）により、 〔R1〕＋K₁₁・GD（ｔ−ｊ） を演算し、この演算値をレジスタR1に再び記
憶させるため、まず、 RG_o；R1 L1；“１”（LATCH） の内容で示されるラツチ制御信号L1がオペレ
ーシヨンコードOPCとして、またレジスタ番
号情報RG_oが制御信号出力レジスタ３０３から
出力され、レジスタR1の内容がラツチ４０４
に転送される。 (5) 次に、K₁₁・GD（ｔ−ｊ）の演算を行うた
め、 ADR〔K_o〕；ADR〔K₁₁〕 SL1；SELECT(B) CTL；（Ｙ）＝(A)・（Ｘ）＋(B) で示される内容のセレクト制御信号SL1，演算
制御信号CTLがオペレーシヨンコーードOPC
として、また定数読出し用のアドレス情報
ADR〔K_o〕が制御信号出力レジスタ３０３か
ら出力される。 これによつて、係数メモリ４００から係数
K₁₁が読出されて演算回路４０２の演算入力(A)
に供給される。また、セレクタ４０１は先のｂ
―(1)のステツプでラツチ１９１にラツチされて
いる楽音データGD（ｔ−ｊ）を選択し、演算
回路４０２の演算入力（Ｘ）に供給する。これ
によつて、演算回路４０２は、 （Ｙ）＝(A)・（Ｘ）＋(B) ＝K₁₁・GD（ｔ−ｊ）＋R1 の演算を行う。この場合、レジスタR1の内容
は前回のサンプリング時刻（ｔ−１）における
フイルタ処理が終了した段階でクリアされてい
るため、このステツプではK₁₁・GD（ｔ−ｊ）
が演算値（Ｙ）として得られる。 (6) 次に、この演算値（Ｙ）＝K₁₁・GD（ｔ−ｊ）
をレジスタR1に記憶させるため、 RG_o；R1 WR1；“１”（WRITE） の内容で示される書込み制御信号WR1がオペ
レーシヨンコードOPCとして、またレジスタ
番号情報RG_oが制御信号出力レジスタ３０３か
ら出力される。 これによつて、演算回路４０２の出力データ
K₁₁・GD（ｔ−ｊ）がレジスタR1に記憶され
る。 (7) 次に、メモリSD0から（ｊ−１）時間前の楽
音データGD（ｔ−ｊ−１）を読出すため、 DL_o；DL₀ DL_k；DL_SD GP2；“１” L2；“１”（LATCH） で示される内容のメモリ種別情報DL_k，ラツチ
制御信号L2，ゲートパルス信号GP2がオペレ
ーシヨンコードOPCとして、またメモリ番号
情報DL_oが制御信号出力レジスタ３０３から出
力される。すると、メモリ情報出力回路３０９
は、下位アドレス情報の全ビツトを“０”に
し、その上位にメモリ番号情報DL_o（＝DL₀）
およびメモリ種別情報DL_k（＝DL_SD）を付加し、
メモリSD0に対するアドレス情報DM・ADRと
して出力する。これにより、メモリSD0から
（ｊ−１）時間前の楽音データGD（ｔ−ｊ−
１）が読出され、ラツチ１９１にラツチされ
る。 (8) 次に、レジスタR1の内容K₁₁・GD（ｔ−ｊ），
係数K₁₂，ラツチ１９１にラツチされている楽
音データGD（ｔ−ｊ−１）により K₁₂・GD（ｔ−ｊ−１）＋〔R1〕 を演算し、この演算値をレジスタR1に再び記
憶させるため、まず RG_o；R1 L1；“１”（LATCH） で示される内容のラツチ制御信号L1がオペレ
ーシヨンコードOPCとして、またレジスタ番
号情報RG_oが制御信号出力レジスタ３０３から
出力され、レジスタR1の内容K₁₁・GD（ｔ−
ｊ）がラツチ４０４に転送される。 (9) 次に、K₁₂・GD（ｔ−ｊ−１）＋〔R1〕の演算
を行うため、 ADR〔K_o〕；ADR〔K₁₂〕 SL1；SELECT(B) CTL；（Ｙ）＝(A)・（Ｘ）＋(B) で示される内容の信号SL1，CTLがオペレーシ
ヨンコードOPCとして、またアドレス情報
ADR〔K_o〕が制御信号出力レジスタ３０３か
ら出力される。 これによつて、係数メモリ４００から係数
K₁₂が読出されて演算回路４０２の演算入力(A)
に供給される。また、セレクタ４０１はラツチ
１９１にラツチされている楽音データGD（ｔ
−ｊ−１）を選択して演算回路４０２の演算入
力（Ｘ）に供給する。これによつて、演算回路
４０２は （Ｙ）＝(A)・（Ｘ）＋(B) ＝K₁₂・GD（ｔ−ｊ−１） ＋K₁₁・GD（ｔ−ｊ） の演算値（Ｙ）を出力する。そして、この演算
値（Ｙ）は次のステツプでレジスタR1および
R2に記憶される。これにより、レジスタR1お
よびR2の内容は、 〔R1〕＝〔R2〕＝K₁₂・GD（ｔ−ｊ−１） ＋K₁₁・GD（ｔ−ｊ） となる。 (10) 次に、レジスタR2の内容，係数K₁₃，メモリ
SD0に記憶されている（ｊ−１）時間前の楽音
データGD（ｔ−ｊ−１）により、K₁₃・GD（ｔ
−ｊ−１）＋〔R2〕の演算を行うため、まず、
レジスタR2の内容をラツチ４０４に転送する
ため、前述のｂ−(8)のステツプと同様にしてレ
ジスタR2の内容K₁₂・GD（ｔ−ｊ−１）＋K₁₁・
GD（ｔ−ｊ）がラツチ４０４へ転送される。 (11) 次に、係数K₁₃を読出してK₁₃・GD（ｔ−ｊ
−１）＋〔R2〕の演算を行うため、前述のｂ−
(9)のステツプと同様にして ADR〔K_o〕；ADR〔K₁₃〕 SL1；SELECT(B) CTL；（Ｙ）＝(A)・（Ｘ）＋(B) で示される内容の信号SL1，CTLがオペレーシ
ヨンコードOPCとして、またアドレス情報
ADR〔K_o〕が制御信号出力レジスタ３０３か
ら出力される。 これによつて、係数メモリ４００から係数
K₁₃が読出されて演算回路４０２の演算入力(A)
に供給される。また、セレクタ４０１はラツチ
１９１にラツチされている楽音データGD（ｔ
−ｊ−１）を選択して演算回路４０２の演算入
力（Ｘ）に供給する。 これにより、演算回路４０２は （Ｙ）＝(A)・（Ｘ）＋(B) ＝K₁₃・GD（ｔ−ｊ−１） ＋K₁₂・GD（ｔ−ｊ−１） ＋K₁₁・GD（ｔ−ｊ） の演算値（Ｙ）を出力する。そして、この演算
値（Ｙ）は次のステツプでレジスタR2に記憶
され、このレジスタR2を介してハイパスフイ
ルタHPFに供給される。 (12) ローパスフイルタLPFにおける最終ステツ
プでは、レジスタR1の内容をメモリSD0に書
込み、次のサンプリング時刻（ｔ＋１）で使用
するため、まずレジスタR1の内容「K₁₂・GD
（ｔ−ｊ−１）＋K₁₁・SPD（ｔ−ｊ）」が前述の
ｂ−(8)のステツプと同様にしてラツチ４０４に
転送された後、演算回路４０２に（Ｙ）＝(B)の
演算を行なわせ、その演算値「（Ｙ）＝K₁₂・
GD（ｔ−ｊ−１）＋K₁₁・GD（ｔ−ｊ）」がメモ
リSD0に書込まれる。この書込み動作は、 DL_o；DL₀ DL_k；DL_SD GP2；“１” WR4；“１”（WRITE） で示される内容のオペレーシヨンコードOPC
とメモリ番号情報DL_oが制御信号出力レジスタ
３０３から出力されることによつて行なわれ
る。 ローパスフイルタLPFの動作が終了すると
次にハイパスフイルタHPFの動作が行なわれ
るが、このハイパスフイルタHPFの動作につ
いては説明を省略する。 次に、遅延時間間隔の粗い残響音RVD¹の形成
動作について説明する。 ｃ 残響音RVD¹の形成動作 (1) まず、ハイパスフイルタHPFのレジスタR4
の記憶データGD（ｔ−ｊ）に係数K₁₇を乗算
し、その乗算値K₁₇・GD（ｔ−ｊ）をレジスタ
R5に記憶させるため、 RG_o；R4 L1；“１”（LATCH） で示される内容のラツチ制御信号L1およびレ
ジスタ番号情報RG_oが制御信号出力レジスタ３
０３から出力され、レジスタR4の内容GD（ｔ
−ｊ）がラツチ４０４に転送される。 (2) 次にK₁₇・GD（ｔ−ｊ）を演算するため、 ADR〔K_o〕；ADR〔K₁₇〕 SL1；SELECT(C) CTL；（Ｙ）＝(A)・（Ｘ） で示される内容のセレクト制御信号SL1，演算
制御信号CTL，係数読出し用のアドレス情報
ADR〔K_o〕が制御信号出力レジスタ３０３か
ら出力される。 これにより、係数メモリ４００から係数K₁₇
が読出されて演算回路４０２の演算入力(A)に供
給される。また、セレクタ４０１はラツチ４０
４にラツチされているデータGD（ｔ−ｊ）を
選択して演算回路４０２の演算入力（Ｘ）に供
給する。 これにより、演算回路４０２は （Ｙ）＝(A)・（Ｘ）＝K₁₇・GD（ｔ−ｊ） の演算値（Ｙ）を出力する。この演算値（Ｙ）
は次のステツプでレジスタR5に記憶される。 (3) 次に、データメモリ１９０のメモリD1から
x₁時間前の楽音データGD（ｔ−x1）を読出し、
このデータGD（ｔ−x₁）とレジスタR11の現在
値とを加算し、その加算値を再びレジスタR11
に記憶させるため、まず、 DL_o；DL₁ DL_k；DL_D L3；“１”（LATCH） L2；“１”（LATCH） で示される内容のラツチ制御信号L3，L2と、
メモリ番号情報DL_oおよびメモリ種別情報DL_k
が制御信号出力レジスタ３０３から出力され
る。 これにより、メモリD1に対応したアドレス
カウンタAC（D1）の出力情報ADR〔D1〕が楽
音データGD（ｔ−x₁）を読出すための下位ア
ドレス情報としてラツチ３０６にラツチされ
る。そして、この下位アドレス情報ADR〔D1〕
はアドレス情報出力回路３０９においてその上
位にメモリ番号情報DL_oおよびメモリ種別情報
DL_kが付加されて、データメモリ１９０に対し
てメモリD1のアドレス情報DM・ADRとして
出力される。これにより、メモリD1からx₁時
間前の楽音データGD（ｔ−x₁）が読出され、
ラツチ１９１にラツチされる。 (4) 次に、この読出しデータGD（ｔ−x1）とレ
ジスタR11の現在値とを加算するため、レジス
タR11の内容がラツチ４０４に転送された後、 SL₁；SELECT(B) CTL；（Ｙ）＝（Ｘ）＋(B) で示される内容のセレクト制御信号SL1および
演算制御信号CTLが制御信号出力レジスタ３
０３から出力される。 すると、セレクタ４０１はラツチ１９１にラ
ツチされている楽音データGD（ｔ−x₁）を選
択して演算回路４０２の演算入力（Ｘ）に供給
する。これにより、演算回路４０２は （Ｙ）＝（Ｘ）＋(B)＝〔R11〕＋GD（ｔ−x₁） で示される演算値（Ｙ）を出力する。この場
合、レジスタR11の内容は前回のサンプリング
時刻（ｔ−１）における動作を終了した段階で
クリアされている。このため、このステツプ(4)
における演算値（Ｙ）はGD（ｔ−x₁）となる。
この後、演算値（Ｙ）はレジスタR11に転送さ
れて記憶される。 (5) 次に、メモリD1から楽音データGD（ｔ−x₁）
を読出し、これに係数K₁₈を乗算し、さらにそ
の乗算値K₁₈・GD（ｔ−x₁）とレジスタR5の内
容「K₁₇・GD（ｔ−ｊ）」との加算値をレジス
タR6に再び記憶させるため、まず前述のｃ−
(1)のステツプと同様にしてレジスタR5の内容
「K₁₇・GD（ｔ−ｊ）」がラツチ４０４に転送さ
れる。 (6) 次に、ラツチ１９１にラツチされている楽音
データGD（ｔ−x₁），ラツチ４０４にラツチさ
れているデータ「K₁₇・GD（ｔ−ｊ）」，係数
K₁₈とにより、 （Ｙ）＝K₁₈・GD（ｔ−x₁） ＋K₁₇・GD（ｔ−ｊ） の演算を行うため、 ADR〔K_o〕；ADR〔K₁₈〕 SL1；SELECT(B) STL；（Ｙ）＝(A)・（Ｘ）＋(B) で示される内容のセレクト制御信号SL1，演算
制御信号CTL，係数読出し用のアドレス情報
ADR〔K_o〕が制御信号レジスタ３０３から出
力される。 これにより、係数メモリ４００から係数K₁₈
が読出されて演算回路４０２の演算入力(A)に供
給される。また、セレクタ４０１はラツチ１９
１にラツチされている楽音データGD（ｔ−x₁）
を選択して演算回路４０２の演算入力（Ｘ）に
供給する。 これにより、演算回路４０２は （Ｙ）＝(A)・（Ｘ）＋(B) ＝K₁₈・GD（ｔ−x₁） ＋K₁₇・GD（ｔ−ｊ） を出力する。そして、この演算値（Ｙ）は次の
ステツプでレジスタR6を介してメモリD1の現
在時刻ｔに対応したアドレスに書込まれる。こ
の後、レジスタR6はメモリD2の系統の処理を
行うためクリアされる。 (7) 次に、メモリD2〜D9の各系統に関する処理
が前述のｃ−(3)〜ｃ−(6)のステツプと同様にし
て行なわれる。そして、メモリD1〜D9の各系
統の処理を終了すると、レジスタR11には RVD¹（ｔ）＝₁₀ 〓ⁿ⁼¹ GD（ｔ−x_o） で表わされる残響音RVD¹に関する情報が得ら
れる。 次に、遅延時間間隔の密な残響音RVD²の形成
動作について説明する。 ｄ 残響音RVD²の形成動作 (1) まず、メモリMD0からy₁時間前の残響音デ
ータRVD¹（ｔ−y₁）を読出すため、 DL_o；DL₀ DL_k；DL_MD L3；“１”（LATCH） L2；“１”（LATCH） で示される内容のラツチ制御信号L3，L1と、
メモリ番号情報DL_oおよびメモリ種別情報DL_k
が制御信号出力レジスタ３０３から出力され
る。これにより、アドレス情報出力回路３０９
において前述のｃ−(3)のステツプと同様にして
メモリMD0に対するアドレス情報DM・ADR
が形成され、メモリMD0からy₁時間前のデー
タRVD¹（ｔ−y₁）が読出される。そして、こ
のデータRVD¹（ｔ−y₁）はラツチ１９１にラ
ツチされる。 (2) 次に、ラツチ１９１にラツチされたデータ
RVD¹（ｔ−y₁），レジスタR11の出力データ
RVD¹（ｔ）係数K₃₀により、 K₃₀・RVD¹（ｔ−y₁）＋RVD¹（ｔ） を演算し、その演算値をレジスタR12に記憶さ
せるため、まず、レジスタR11の出力データ
RVD¹（ｔ）がラツチ４０４に転送された後、 ADR〔K_o〕；ADR〔K₃₀〕 SL1；SELECT(B) STL；（Ｙ）＝(A)・（Ｘ）＋(B) で示される内容のセレクト制御信号SL1，演算
制御信号CTLおよび係数読出し用のアドレス
情報ADR〔K_o〕が制御信号出力レジスタ３０
３から出力される。 これにより、演算回路４０２には前述のｃ−
(6)のステツプと同様にして係数K₃₀が演算入力
(A)に供給され、またデータRVD¹（ｔ−y₁）が
演算入力（Ｘ）に供給される。これにより、演
算回路４０２は （Ｙ）＝(A)・（Ｘ）＋(B) ＝K₃₀・RVD¹（ｔ−y₁）＋RVD¹（ｔ） の演算値（Ｙ）を出力する。そして、この演算
値（Ｙ）は次のステツプにおいてレジスタR12
に記憶される。 (3) 次に、レジスタR12の内容「K₃₀・RVD¹（ｔ
−y₁）＋RVD¹（ｔ）」に係数K₂₉を乗算するた
め、まずレジスタR12の内容がラツチ４０４に
転送された後、 ADR〔K_o〕；ADR〔K₂₉〕 SL1；SELECT(C) CTL；（Ｙ）＝(A)・（Ｘ） で示される内容のセレクト制御信号SL1，演算
制御信号CTLと、係数読出し用のアドレス情
報ADR〔K_o〕が制御信号出力レジスタ３０３
から出力される。 これにより、演算回路４０２には係数K₂₉が
演算入力(A)に供給され、またデータ「K₃₀・
RVD¹（ｔ−y₁）＋RVD¹（ｔ）」が演算入力（Ｘ）
に供給される。これにより、演算回路４０２は （Ｙ）＝(A)・（Ｘ） ＝K₂₉・｛K₃₀・RVD¹（ｔ−y₁） ＋RVD¹（ｔ）｝ で示される演算値（Ｙ）を出力する。この演算
値（Ｙ）は次のステツプにおいてレジスタR13
に記憶される。 (4) 次に、レジスタR13の内容とy₁時間前のデー
タRVD¹（ｔ−y₁）（前述のｄ−(1)のステツプで
ラツチ１９１にラツチされている）とを加算
し、その加算値をレジスタR13に再び記憶させ
るため、前述のｄ−(2)のステツプと同様にして
レジスタR13の内容「K₂₉・｛K₃₀・RVD¹（ｔ−
y₁）＋RVD¹（ｔ）｝」がラツチ４０４に転送され
た後、 SL1；SELECT(B) CTL；（Ｙ）＝(B)＋（Ｘ） で示される内容のセレクト制御信号SL1，演算
制御信号CTLが制御信号出力レジスタ３０３
から出力される。これにより、演算回路４０２
は （Ｙ）＝(B)＋（Ｘ） ＝RVD¹（ｔ−y₁） ＋K₂₉・｛K₃₀・RVD¹（ｔ−y₁） ＋RVD¹（ｔ）｝ で示される演算値（Ｙ）を出力する。この演算
値（Ｙ）は次のステツプにおいてレジスタR13
に記憶され、残響音情報RVD^2Aとして出力さ
れる。 (5) 次に、レジスタR12の内容「K₃₀・RVD¹（ｔ
−y₁）＋RVD¹（ｔ）」をy₁時間遅れたサンプリ
ング時刻（ｔ＋y₁）で使用するため、レジスタ
R12の内容がメモリMD0の現在時刻ｔに対応
したアドレスに書込まれる。 (6) この後、y₁時間間隔よりさらに密な残響音
RVD^2B，RVD^2Cが同様にして形成される。 なお、第５図（第６図）の実施例ではバンドパ
スフイルタBPFを設けているが、これは必要に
応じて省略するようにしても良い。また、第７図
の機能ブロツク図に示すように、メモリD10の出
力データをハイパスフイルタHPF，バンドパス
フイルタBPF，ローパスフイルタLPFにより３
系列の周波数帯域に分け、第１残響音形成部２０
００において各周波数帯域別に異なる残響音を形
成するようにしててもよい。これは、制御プログ
ラムの内容を変更するのみで容易に実現できる。 このようにこの実施例の残響音付加装置はデイ
ジタルメモリを遅延素子として利用するようにし
たものであるため、残響時間を長くしてもＳ／Ｎ
比が低下せず、自然の残響音と同質の残響音を発
生させることができる。また、残響時間はデイジ
タルメモリのアドレス間隔を変えることによつて
自由に変更できる利点がある。また、第１８図に
示すように１サンプリング周期T₀を２つの時間
帯T_0AおよびT_0Bに分け、時間帯T_0Aにおける制御
プログラムの第１ステツプ〜第96ステツプまでを
第１系列の残響音を形成するためのものとし、時
間帯T_0Bにおける制御プログラムの第97ステツプ
〜第192ステツプまでを第２系列の残響音を形成
するためのものとすれば、１つの残響音付加装置
で２系列の残響音を時分割的に形成でき構成を簡
単にすることができる。この場合、第１の系列の
楽音データGD₁（ΣGD_U，ΣGD_A）および第２の系
列の楽音データGD₂（ΣGD_LP，ΣGD_B）は、第１９
図ａに示すように、各系列の楽音データGD₁，
GD₂に対応して設けられたラツチ１７Ａ，１７Ｂ
に制御信号出力レジスタ３０３（第５図）から出
力されるラツチ制御信号L5，L6によつてラツチ
させておき、このラツチされた楽音データGD₁，
GD₂の一方をセレクタ１７Ｃにおいて制御信号出
力レジスタ３０３から出力されるセレクト制御信
号SL5により時分割選択するようにする。一方、
時分割形成された２系列の残響音データ（ECH
（ｔ），RVD^2C）については、第１９図ｂに示す
ように、分配器１７Ｄにおいてセレクト制御信号
SL6により２系列に分け、各系列の残響音データ
をラツチ１７Ｅおよび１７Ｆにおいてラツチ制御
信号L7，L8によりそれぞれラツチし、このラツ
チされたデータを各系列の残響音データとして出
力するようにする。 なお、楽音信号発生回路６，６Ａ，６Ｂは高い
サンプリング周波数で各発音チヤンネルの楽音信
号を形成するものであるが、残響音付加装置９，
１０においては楽音データGD，GD_A，GD_Bの形
成と同等のサンプリング周波数で残響音の形成を
行う必要はなく、例えば楽音データを50KHzのサ
ンプリング周波数で形成する場合、その残響音の
形成は25KHz程度のサンプリング周波数で充分で
ある。 そこで、第２０図に示すように、楽音データア
キユムレータ８，１６Ａ，１６Ｂと残響音付加装
置９，１０との間にサンプリングレート変換回路
１８を設け、回路８，１６Ａ，１６Ｂによつて形
成した合成楽音データΣGD_U（ΣGD_LP，ΣGD_A，
ΣGD_B）のサンプリングレートを低くするように
しても良い。すなわち、50KHzのタイミング信号
T₁（第３図ｄ）を分周回路１８Ａにより1/2分周
して25KHzのサンプリングパルスT_Sを得、このサ
ンプリングパルスT_Sによりデイジタルフイルタ
１８Ｂを通過した楽音データΣGD_U（ΣGD_LP，
ΣGD_A，ΣGD_B）をラツチ１８Ｃでサンプルホー
ルドし、このサンプルホールド出力を残響音付加
装置９，１０に供給するようにする。このように
することにより、残響音付加装置９，１０におい
て残響音を形成する場合のメモリ容量を小さくす
ることができる。なお、デイジタルフイルタ１８
Ｂはサンプリングレートを変換する際の折り返し
ノイズ成分を除去するためのものであり、楽音信
号の周波数帯域によつては不要な場合もある。 ところでまた、特性の異なる多チヤンネルの残
響音を付加する場合、各チヤンネル毎に専用の残
響音形成回路あるいは残響音形成用のパラメータ
を準備しておくと規模が大きくなつてしまう。そ
こで、各チヤンネルの残響音に共通する回路ある
いはパラメータについては各チヤンネルで共用す
るようにすれば、小規模構成とすることができ
る。 以上説明したようにこの発明による電子楽器
は、複数の音高指定手段あるいは楽音信号発生装
置のそれぞれに対応して複数の残響音付加チヤン
ネルを設け、各残響音付加チヤンネルにおける残
響特性を任意に設定できるようにしたので、音高
指定手段毎あるいは楽音信号発生装置の系列毎に
異なる残響音を付加することができ、演奏効果を
一段と高めることができる。さらに残響音付加チ
ヤンネルを、残響音の残響特性を複数の中から選
択的に指示する残響特性指示手段と、この残響特
性指示手段において指示可能な残響特性のそれぞ
れに対応した残響音を形成するための制御プログ
ラムを複数記憶しており、指示された残響特性に
対応する制御プログラムを出力する制御プログラ
ムメモリと、指示された各残響特性に関するパラ
メータを制御プログラムに従つて出力するパラメ
ータ発生手段と、少なくとも上記制御プログラム
に応じてメモリ用の書込み・読出し，アドレス指
定の制御をなすメモリ制御信号および演算用の演
算制御をなす演算制御信号を出力する制御手段
と、上記パラメータおよび上記演算制御信号に従
つて指示された残響特性に対応した所定の演算を
行なう演算手段および、複数のアドレスを有し上
記メモリ制御信号に従つて演算手段の出力の書込
み・読出しを行なうメモリからなり、この両者の
組合わせによつて入力されたデイジタル楽音信号
に指示手段で指示された残響特性を付加して出力
する残響音形成手段とから構成し、デイジタル構
成としたので、簡単な構成で、Ｓ／Ｎ比が良好
で、かつ残響特性の変更が簡単な残響音を付加す
ることができる。

【図面の簡単な説明】

第１図はこの発明による電子楽器の一実施例を
示すブロツク図、第２図は第１図における楽音デ
ータアキユムレータの具体例を示す回路図、第３
図はその動作を説明するためのタイムチヤート、
第４図はこの発明による電子楽器の他の実施例を
示すブロツク図、第５図はこの発明に用いる残響
音付加装置の一実施例を示すブロツク図、第６図
は第５図の実施例を機能的に表わした機能ブロツ
ク図、第７図および第８図は遅延回路の基本的構
成を示すブロツク図、第９図は第７図の遅延回路
の動作を説明するためのタイムチヤート、第１０
図は第５図の実施例において発生される初期反射
音の特性図、第１１図は櫛形フイルタ構成の遅延
回路の周波数特性を示す図、第１２図および第１
３図は第５図の実施例において発生される残響音
の特性図、第１４図は第５図の実施例におけるデ
ータメモリの構造を示す図、第１５図は第５図の
実施例におけるデイレイレングスデータメモリの
構造を示す図、第１６図は第５図の実施例におけ
るアドレスカウンタの構造を示す図、第１７図は
この発明による残響音付加装置の他の実施例を示
す機能ブロツク図、第１８図は残響音付加装置を
時分割使用する場合の時間区分を示す図、第１９
図はその場合の入力回路部および出力回路部の構
成例を示す図、第２０図はサンプリングレート変
換回路の一例を示す図である。 １……上鍵盤、２……下鍵盤、３……ペダル鍵
盤、６，６Ａ，６Ｂ……楽音信号発生回路、８，
１６Ａ，１６Ｂ……楽音データアキユムレータ、
９，１０……残響音付加装置、１０００……初期
反射音形成部、２０００……第１残響音形成部、
３０００……第２残響音形成部、BPF……バン
ドパスフイルタ、１９……記憶部、２０……時間
情報発生部、３０……アドレス情報発生部、４０
……演算部。

Claims (1)

1. 【特許請求の範囲】 １ 複数の音高指定手段と、 この各音高指定手段でそれぞれ指定された音高
   に対応した複数系列のデイジタル楽音信号を発生
   する楽音発生手段と、 上記各系列のデイジタル楽音信号に対し系列別
   に特性の異なる残響音を付加して出力する複数の
   デイジタル型残響音付加チヤンネルと を備え、 上記デイジタル型残響音付加チヤンネルは、 残響音の残響特性を複数の中から選択的に指示
   する残響音指示手段と、 上記残響音指示手段において指示可能な残響特
   性のそれぞれに対応した残響音を形成するための
   制御プログラムを複数記憶しており、上記残響特
   性指示手段で指示された残響特性に対応する制御
   プログラムを出力する制御プログラムメモリと、 演算手段および複数のアドレスを有するデータ
   メモリを含む残響音形成手段と、 上記残響特性指示手段において指示された残響
   特性に対応する、遅延時間に関するパラメータお
   よび演算係数に関するパラメータを上記制御プロ
   グラムメモリの出力に従つて発生するパラメータ
   発生手段と、 上記制御プログラムメモリの出力および上記遅
   延時間に関するパラメータに基づき上記データメ
   モリに対する書き込み、読み出し、アドレス指定
   のためのメモリ制御信号を出力するとともに、上
   記制御プログラムメモリの出力に基づき上記演算
   手段に対する演算制御信号を出力する制御手段と
   から構成され、 上記残響音形成手段では、上記メモリ制御信号
   に従つて上記データメモリから読み出された信号
   と、上記演算係数と、デイジタル楽音信号とで所
   定の演算を行うことにより上記デイジタル楽音信
   号に対して上記残響特性指示手段において指示さ
   れた残響特性を付加して出力することを特徴とす
   る電子楽器。