JPH01196830A - 半導体基板への溝形成方法 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、集積回路の素子の分離のために絶縁物の充填
される溝堀りを行ったり、あるいは各種の溝の内面に酸
化膜を被着するトレンチキャパシタを作成する場合の半
導体基板への溝形成方法に関する。

〔従来の技術〕

半導体基板に溝を形成するには、従来溝形成部以外の基
板面をフォトレジスト膜などで覆ってウェットエツチン
グあるいはドライエツチングなどで覆われない部分の半
導体材料を除去する方法がとられている。特に溝幅がせ
まく、深い溝を掘る場合にはドライエツチングによる方
法が一触的である。

〔発明が解決しようとする課題〕

しかし、１枚の半導体基板に深さの異なる複数の溝を制
御性よく形成するには、レジスト膜などによる被覆部分
をその都度変えてのエツチング工程を繰返さなければな
らず、−度に形成することは困難であった。

本発明のＩＪＢは、互いに深さの異なる溝を一度のエツ
チング工程で制御性よく形成する半導体基板への溝形成
方法を提供することにある。

〔課題を解決するための手段〕

上記の課題を解決するために、本発明の方法は半導体基
板の溝を形成すべき領域上を半導体材料と同時にエツチ
ングされる材料からなる被膜により所期の溝の深さに相
対的に相反する厚さで覆うものとする。

〔作用〕

エツチングの際、溝形成領域を覆う被膜の厚さの薄い部
分に先にエッチアウトされ、その後は半導体基板のエツ
チングが進行し、厚さの厚い部分はエッチアウトされる
のが遅れるため、先に進行するエツチングにより形成さ
れる溝より浅い溝が形成される。

〔実施例〕

第１図（ａ）〜ｆｄｌは本発明の実施例として深さの異
なる二つの溝を形成する場合の製造工程を順に示したも
のである。

先ず、シリコン基板１上に形成された例えばＣＶＤシリ
コン酸化膜のような絶縁膜２を通常のフォトプロセスに
よりフォトレジスト膜３をマスクとして、絶縁１１！４
２に加工を施し開口部４を形成しく図ａ）、次いでフォ
トレジスト膜３を除去後新たなフォトレジスト膜５のパ
ターンを形成する（図ｂ）、このフォトレジスト膜５を
マスクとして深い溝を形成すべき領域上の絶縁膜２に加
工を施し開口部６を形成する　（図ｃ）、ここまでのエ
ツチングはウェットによるエツチングでも、ドライエツ
チングでも可能であるが、暦車化のために、ここではウ
ェットエツチングを用いた。次に、ドライエツチングに
よるシリコン基板の溝堀りエツチングを行い、深さの異
なる溝を形成する（図ｄ）。

今、フォトレジスト５のエツチング速度をＲｒ。

膜厚をｄｒ、シリコン基板のエツチング速度をＲｓ。

開口部４の下の溝７１．開口部６の下の溝７２の深さを
それぞれＤＩＩＤ！　（ＤＩ　＜ＤＩ　）とすると、二
つの溝の深さの差は次式で与えられる。

Ｒｒ ＤＩ　−Ｄｔ　−−・Ｒｓ　　−””’−’−”聞（１
）Ｒｒ Ｒｒ、Ｒｓはドライエツチングの条件により一義的に決
まる量であるので、溝の深さの差はレジスト５の膜厚を
任意に変えることにより、制御可能である。この式より
ＲｒＯあまり大きい材料を用いることは望ましくないこ
とが分がる。なお、（１）式は開口部６にフォトレジス
ト膜５は設けられていない場合であるが、ｄｒより薄い
Ｂｄ　ｒ　’　のレジスト膜５をこの部分に被着すると
、（１）式は（２）式のようになる。

ａｒ−ａｒ’ Ｄｔ　　　ＤＩ　　−Ｒｓ　　　−・・・−・−・−（
２）Ｒｒ この式は３種類以上の深さの異なる溝を形成する場合に
適用できる。

上記の実施例でフォトレジスト膜を用いたのは、フォト
プロセスによるバターニングができるからである。第１
図（Ｃ１に示した絶縁膜２のエツチングをドライエツチ
ングで行う場合は、ドライエツチングの絶縁膜とレジス
ト膜の選択比に応じてレジスト膜５の膜厚の減少がある
ため、ｆｌｌ、　（２１式の適用には予めその点を考慮
する必要がある。

ただし、レジスト膜の厚さを余り厚くすると、レジスト
膜がエツチングで除去される間に絶縁膜２のパターンが
くずれ、溝の形状の精度が得られないおそれがある。第
２図は３種類の深さの異なる溝を形成する別の実施例の
工程を順に示したもので、第１図と共通の部分には同一
の符号が付されている。第２図（ａ）は、第１図ｔａｌ
と同様な方法でシリコン基板１上のＣＶＤ５ｉＯ，膜２
１に開口部４および４１を形成しレジスト膜を除去した
状態を示す。

次いでＣＶＤ窒化シリコン膜２２を全面に被着し、開口
部４１の中の部分のみを選択エツチングで除く（図ｂ）
０次にフォトレジスト膜５のパターンを形成するが、こ
のパターンは前に開口部４１を形成した領域に開口部６
１および最も深い溝を形成すべき領域上に開口部６を有
する　（図ｃ）ｅこのあとは第１図（ｄｌと同様にドラ
イエツチングによるシリコン基板の溝堀リエソチングを
行う　（図ｄ）、窒化シリコンはフォトレジストよりエ
ツチング速度は小さいが、酸化シリコンよりエツチング
速度が大きいので、シリコン基板１に溝７２が堀られる
間に窒化膜２２はレジスト膜５がエッチアウトされたあ
とにエッチアウトされ、さらにその下に深さり。

の溝７３が堀られる。従ってＤＩ　＞［］、＞０３であ
る。酸化膜２１の上には窒化膜２２が残つて基板上の絶
縁膜として役立つ。

（発明の効果〕 本発明によれば、半導体基板の溝を形成すべき位置に半
導体材料と同一条件のエツチング方法でエツチングされ
る材料からなる膜を溝の深さが浅い程厚く被着してエツ
チングすることにより、膜がエッチアウトされたのちに
溝が堀られるため、深さの異なる溝を一度のエツチング
工程で精度よく形成することができ、素子分離用あるい
はトレンチキャパシタ用等に深さの異なる溝を有する半
導体装置の製造に極めて有効に適用できる。

【図面の簡単な説明】

第１図（ａｌ〜（ｄ）は本発明の一実施例の工程を順に
示す断面図、第２図ｆａｌ〜（ｄｌは本発明の別の実施
例の工程を順に示す断面図である。 １：シリコン基板、２：絶縁膜、２１Ｆ酸化膜、２２：
窒化膜、５ニレジスト膜、？１．７２．７３＋溝。 第１図

Claims (1)

【特許請求の範囲】
1. １）半導体基板の溝を形成すべき領域上を半導体材料と
   同時にエッチングされる材料からなる被膜を所期の溝の
   深さに相対的に相反する厚さで覆ったのちエッチングす
   ることを特徴とする半導体基板への溝形成方法。