JPS6214439A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPS6214439A JPS6214439A JP15380285A JP15380285A JPS6214439A JP S6214439 A JPS6214439 A JP S6214439A JP 15380285 A JP15380285 A JP 15380285A JP 15380285 A JP15380285 A JP 15380285A JP S6214439 A JPS6214439 A JP S6214439A
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、半導体装置の製造方法に関し、特に、厚い素
子分離用シリコン酸化膜を形成する際に横方向の酸化を
防ぎ、更に結晶欠陥密度が小さく、かつ半導体基板表面
が平和な半導体装置の製造方法に関する。
子分離用シリコン酸化膜を形成する際に横方向の酸化を
防ぎ、更に結晶欠陥密度が小さく、かつ半導体基板表面
が平和な半導体装置の製造方法に関する。
従来半導体基板上の素子分離は、例えばシリコン窒化膜
をマスクとして、素子分離領域に厚いシリコン酸化膜を
形成して行なわれている。しかしながら、厚いシリコン
酸化膜を形成する際に、横方向にも醸化が進み、この横
方向への酸化量をマスク設計時に考慮しなければならず
、半導体装置の高集積化、高性能化に問題となっていた
。
をマスクとして、素子分離領域に厚いシリコン酸化膜を
形成して行なわれている。しかしながら、厚いシリコン
酸化膜を形成する際に、横方向にも醸化が進み、この横
方向への酸化量をマスク設計時に考慮しなければならず
、半導体装置の高集積化、高性能化に問題となっていた
。
一方、上記問題点を解決する為に第２図に示す半導体装
置の製造方法が考えられている。
置の製造方法が考えられている。
第２図（ａ）において半導体基板１１上に第１のシリコ
ン酸化膜１２．シリコン窒化＃１３を順次被着する。
ン酸化膜１２．シリコン窒化＃１３を順次被着する。
次に、第２図ｔｂｌにおいて通常のリソグラフィー技術
によシフオドレジスト（図示せず）をマスクにして素子
領域にのみシリコン窒化ａ１３及びシリコン酸化膜１２
を残し、更に半導体基板ｌ】を所望の深さＫまでエツチ
ングする。
によシフオドレジスト（図示せず）をマスクにして素子
領域にのみシリコン窒化ａ１３及びシリコン酸化膜１２
を残し、更に半導体基板ｌ】を所望の深さＫまでエツチ
ングする。
次に第２図（ｃ）において素子傾城の側面を含む半導体
基板１１表面上にシリコン酸化膜１４を形成し礎に素子
領域の側面にのみ第２のシリコン窒化膜１５を形成する
。
基板１１表面上にシリコン酸化膜１４を形成し礎に素子
領域の側面にのみ第２のシリコン窒化膜１５を形成する
。
次に第２図＋ｄ）において前記第１のシリコン窒化膜１
３及び第２のシリコン窒化膜１５をマスクにして、素子
分離用の厚いシリコン酸化膜１６を形成する。
３及び第２のシリコン窒化膜１５をマスクにして、素子
分離用の厚いシリコン酸化膜１６を形成する。
次に第２図ｆｅ）において半導体基板表面の凹部を例え
ば気相成長によるシリコン酸化膜１７により埋設し、表
面の平物化を行なう。
ば気相成長によるシリコン酸化膜１７により埋設し、表
面の平物化を行なう。
次に従来法により素子傾城に素子を形成して（図示せず
）、半導体装置の形成を完了する。
）、半導体装置の形成を完了する。
上述した製造方法でれ、素子領域の側面に第２のシリコ
ン窒化膜１５が存在する為、素子分＾゛ｆ用の厚いシリ
コン酸化膜１６を形成する際、素子領域への横方向酸化
が逆行せず、従って装置の高集積化には非常に有効であ
る。
ン窒化膜１５が存在する為、素子分＾゛ｆ用の厚いシリ
コン酸化膜１６を形成する際、素子領域への横方向酸化
が逆行せず、従って装置の高集積化には非常に有効であ
る。
しかしながら尊いシリコン酸化膜】６を形成する際のス
トレスにより素子領域側面の下部から結晶欠陥が発生１
２例えばバイポーラ型トランジスタのコレクターエミッ
タ間耐圧が劣下し、素子の歩留りが低下する欠点がある
。
トレスにより素子領域側面の下部から結晶欠陥が発生１
２例えばバイポーラ型トランジスタのコレクターエミッ
タ間耐圧が劣下し、素子の歩留りが低下する欠点がある
。
Ｃ問題を解決するための手段〕
本発明の目的は、前記欠点を解消し、素子分離用のシリ
コン酸化膜を形成する際の結晶欠陥の発生を防ぎ、高歩
留りな半導体装置を製造する方法を提供することＫある
。
コン酸化膜を形成する際の結晶欠陥の発生を防ぎ、高歩
留りな半導体装置を製造する方法を提供することＫある
。
本発明は素子領域上及び側面に存在するシリコン窒化膜
をマスクに素子分離領域に厚いシリコン酸化膜を形成す
る前記製造方法において、少なくとも、素子領域の側面
にのみ多結晶シリコン膜を形成した後に、素子分離領域
に厚いシリコン酸化膜を形成することを特徴としている
。
をマスクに素子分離領域に厚いシリコン酸化膜を形成す
る前記製造方法において、少なくとも、素子領域の側面
にのみ多結晶シリコン膜を形成した後に、素子分離領域
に厚いシリコン酸化膜を形成することを特徴としている
。
次に、本発明について図面を参照して説明する。
第１図は本発明の一実施例の断面図である。
第１図（ａｌにおいて半導体基板１１上に５０ＯＡのシ
リコン酸化ＪＩＨ２，１００ＯＡのシリコン酸化膜！
３．２０００λの気相成長によるシリコン酸化膜１４
、ｔｏｏｏＡのシリコン窒化膜を順次被着する。
リコン酸化ＪＩＨ２，１００ＯＡのシリコン酸化膜！
３．２０００λの気相成長によるシリコン酸化膜１４
、ｔｏｏｏＡのシリコン窒化膜を順次被着する。
次に第２図ｆｂ）において、辿常のリソグラフィー技術
により素子領域にフォトレジスト（図示せず）を形成し
該フォトレジストをマスクに前記シリコン窒化１ｋ １
５ 、シリコン＆化＆１４．シリコン窒化膜１３．シリ
コン酸化膜１２をリアクティブイオンエッチにより連続
して除去し、半導体基板１１表面を露出する。
により素子領域にフォトレジスト（図示せず）を形成し
該フォトレジストをマスクに前記シリコン窒化１ｋ １
５ 、シリコン＆化＆１４．シリコン窒化膜１３．シリ
コン酸化膜１２をリアクティブイオンエッチにより連続
して除去し、半導体基板１１表面を露出する。
次に第１図１ｃｌにより前記拠出した半導体基板１１を
ＰＪじくリアクティブイオンエッチにより所望の深さま
でエツチングする。エツチングの深さは０５μ〜１０μ
が適当である。
ＰＪじくリアクティブイオンエッチにより所望の深さま
でエツチングする。エツチングの深さは０５μ〜１０μ
が適当である。
次に第１図１ｄｌにおいて、前記気相成長によるシリコ
ン酸化膜１４を約０２μサイドエツチングした後、素子
領域の側面１６を含む半導体基板１１の表面にシリコン
酸化１１７を形成する。該シリコン酸化膜は１００ＯＡ
が適当である。更に素子領域を含む半導体表面に気相成
長によ、９１００ＯＡのシリコン窒化膜１８を被着する
。
ン酸化膜１４を約０２μサイドエツチングした後、素子
領域の側面１６を含む半導体基板１１の表面にシリコン
酸化１１７を形成する。該シリコン酸化膜は１００ＯＡ
が適当である。更に素子領域を含む半導体表面に気相成
長によ、９１００ＯＡのシリコン窒化膜１８を被着する
。
次に第１図（ｅ）において、リアクティブイオンエッチ
により前記シリコン窒化膜１８を除去し、素子領域の側
面にのみ、残存させる。この時に素子領域上に残存して
いた前記シリコン窒化膜１５も同時に除去する。
により前記シリコン窒化膜１８を除去し、素子領域の側
面にのみ、残存させる。この時に素子領域上に残存して
いた前記シリコン窒化膜１５も同時に除去する。
次に第１図１ｃｌにおいて、素子領域を含む半導体基板
表面に５０００Ａ〜７０００Ａの多結晶シリコン膜１９
を形成する。
表面に５０００Ａ〜７０００Ａの多結晶シリコン膜１９
を形成する。
次に第１図１ｃｌにおいて、リアクティブイオンエッチ
により前記多結晶シリコン膜１９をエツチングし、素子
領域の側面にのみ残存させる。
により前記多結晶シリコン膜１９をエツチングし、素子
領域の側面にのみ残存させる。
次に第１図（ｈ）において、通常の熱酸化法によシ素子
分離領域に厚いシリコン酸化膜２０を形成する。この時
素子領域側面に残存する前記多結晶シリコン膜１９はシ
リコン酸化膜２０に変換され更に、多結晶シリコン膜１
９がすべてシリコン酸化膜２０に変換された時点でシリ
コン酸化膜２０の形成を停止するのが望ましい。
分離領域に厚いシリコン酸化膜２０を形成する。この時
素子領域側面に残存する前記多結晶シリコン膜１９はシ
リコン酸化膜２０に変換され更に、多結晶シリコン膜１
９がすべてシリコン酸化膜２０に変換された時点でシリ
コン酸化膜２０の形成を停止するのが望ましい。
次に第１図（ｉ）において、素子領域上に残存するシリ
コン酸化膜】４及びシリコン窒化！ａ１８を除去する。
コン酸化膜】４及びシリコン窒化！ａ１８を除去する。
次に第１図（ｊｌにおいて、素子分離領域上の凹部２１
を気相成長によるシリコン酸化膜２２で埋設して半導体
基板表面を平和化する。
を気相成長によるシリコン酸化膜２２で埋設して半導体
基板表面を平和化する。
次に従来法により素子領域にトランジスタを形成（図示
せず）して装置の形成を完了する。
せず）して装置の形成を完了する。
以上説明したように本発明は、素子領域側面に多結晶シ
リコン膜を形成することにより素子分離領域に厚いシリ
コン酸化膜を形成する際に特に素子領域側面の下部に加
わるストレスを緩和している。これによシ素子領域内部
に発生する結晶欠陥を防止することができ、更には素子
歩留シを向上することが可能となる。
リコン膜を形成することにより素子分離領域に厚いシリ
コン酸化膜を形成する際に特に素子領域側面の下部に加
わるストレスを緩和している。これによシ素子領域内部
に発生する結晶欠陥を防止することができ、更には素子
歩留シを向上することが可能となる。
第１図は本発明の実施例の断面図であり、第２図は従来
方法による実施例の断面図である。 １１．１０１・・・・・・半導体基板、１２，１４，１
７，２０゜２２．１０２，１０４，１０６，１０７・・
・・・・シリコン酸化膜、１３．１５，１８，１０３，
１０５・・・・・・シリコン窒化膜、１９・・・・・・
多結晶シリコン族、１６・・・・・・素子領域側面、２
１・・・・・・凹部。 代理人 弁居士 内 原 晋１′。 ８ｌ 図 （ａ） 鴻 ｌ 図（ｂ） ８ ｌ 図 （０） 第 １図ば２ ８１区（り でＪ／ 祷ら ｌ 図 ｒ了） ８ｆ（−リ （ｆ〕 ）ぢ ｌ 図 （ｋ） １ぢ ｆ 囚 。つ 身ち２図 （（２〕 葛２区 （ｂ） 会ち” ２ｒ２；Ｊｒｃノ ８２図（ダラ ８図図（ｅ）
方法による実施例の断面図である。 １１．１０１・・・・・・半導体基板、１２，１４，１
７，２０゜２２．１０２，１０４，１０６，１０７・・
・・・・シリコン酸化膜、１３．１５，１８，１０３，
１０５・・・・・・シリコン窒化膜、１９・・・・・・
多結晶シリコン族、１６・・・・・・素子領域側面、２
１・・・・・・凹部。 代理人 弁居士 内 原 晋１′。 ８ｌ 図 （ａ） 鴻 ｌ 図（ｂ） ８ ｌ 図 （０） 第 １図ば２ ８１区（り でＪ／ 祷ら ｌ 図 ｒ了） ８ｆ（−リ （ｆ〕 ）ぢ ｌ 図 （ｋ） １ぢ ｆ 囚 。つ 身ち２図 （（２〕 葛２区 （ｂ） 会ち” ２ｒ２；Ｊｒｃノ ８２図（ダラ ８図図（ｅ）
Claims (1)
- 半導体素子領域上及び該領域の側面に耐酸化性膜を形成
した後、素子分離領域に比較的厚いシリコン酸化膜を形
成して素子分離を行なう半導体装置の製造方法において
、前記素子領域上及び該領域の側面に耐酸化性膜を形成
した後、少なくとも素子領域の側面にのみ多結晶シリコ
ン膜を形成する工程を含むことを特徴とする半導体装置
の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP15380285A JPS6214439A (ja) | 1985-07-12 | 1985-07-12 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP15380285A JPS6214439A (ja) | 1985-07-12 | 1985-07-12 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6214439A true JPS6214439A (ja) | 1987-01-23 |
Family
ID=15570441
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP15380285A Pending JPS6214439A (ja) | 1985-07-12 | 1985-07-12 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6214439A (ja) |
Cited By (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH07321194A (ja) * | 1993-11-23 | 1995-12-08 | Hyundai Electron Ind Co Ltd | 半導体装置の素子分離層の形成方法 |
| US5612248A (en) * | 1995-10-11 | 1997-03-18 | Micron Technology, Inc. | Method for forming field oxide or other insulators during the formation of a semiconductor device |
| US5753962A (en) * | 1996-09-16 | 1998-05-19 | Micron Technology, Inc. | Texturized polycrystalline silicon to aid field oxide formation |
| US5985736A (en) * | 1994-06-28 | 1999-11-16 | Motorola, Inc. | Process for forming field isolation |
| US6417093B1 (en) | 2000-10-31 | 2002-07-09 | Lsi Logic Corporation | Process for planarization of metal-filled trenches of integrated circuit structures by forming a layer of planarizable material over the metal layer prior to planarizing |
| US6586814B1 (en) | 2000-12-11 | 2003-07-01 | Lsi Logic Corporation | Etch resistant shallow trench isolation in a semiconductor wafer |
| US6613651B1 (en) * | 2000-09-05 | 2003-09-02 | Lsi Logic Corporation | Integrated circuit isolation system |
| US6617251B1 (en) | 2001-06-19 | 2003-09-09 | Lsi Logic Corporation | Method of shallow trench isolation formation and planarization |
-
1985
- 1985-07-12 JP JP15380285A patent/JPS6214439A/ja active Pending
Cited By (12)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
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| US6114218A (en) * | 1996-09-16 | 2000-09-05 | Microm Technology, Inc. | Texturized polycrystalline silicon to aid field oxide formation |
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| US6949446B1 (en) | 2001-06-19 | 2005-09-27 | Lsi Logic Corporation | Method of shallow trench isolation formation and planarization |
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