JPS6336545A - 絶縁分離型半導体装置の製造方法 - Google Patents

絶縁分離型半導体装置の製造方法

Info

Publication number
JPS6336545A
JPS6336545A JP17883586A JP17883586A JPS6336545A JP S6336545 A JPS6336545 A JP S6336545A JP 17883586 A JP17883586 A JP 17883586A JP 17883586 A JP17883586 A JP 17883586A JP S6336545 A JPS6336545 A JP S6336545A
Authority
JP
Japan
Prior art keywords
etching
single crystal
crystal silicon
island
masks
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP17883586A
Other languages
English (en)
Inventor
Masahide Miwa
三輪 正英
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
NEC Corp
Original Assignee
NEC Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by NEC Corp filed Critical NEC Corp
Priority to JP17883586A priority Critical patent/JPS6336545A/ja
Publication of JPS6336545A publication Critical patent/JPS6336545A/ja
Pending legal-status Critical Current

Links

Landscapes

  • Element Separation (AREA)

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は半導体装置の製造方法に関し、特に絶縁分離型
半導体装置の製造方法に関する。
゛〔従来の技術〕 従来、絶縁分離型半導体装置は、第4図(a)。
(b)に示すように、多結晶シリコン等の支持体層5と
、二酸化シリコン膜等の絶縁分離膜4と、絶縁分離膜で
包まれた単結晶シリコン島6とで構成されている。そし
て、単結晶シリコン島6の深さにより、例えば特公昭4
1−160707号に開示されている同図(a>のよう
な均一な深さの単結晶シリコン島6aのみを備えるもの
や、例えば特開昭57−59350号に開示されている
同図(b)のような異なる深さの単結晶シリコン島5a
、5bを備えるものとが提案されている。
これらの構造の中、特に後者の島構造では、高耐圧素子
や低耐圧素子が混在する集積回路装置の製造に際して、
低耐圧素子の特性向上や集積度の向上を図る上で有効で
ある。
第5図(a)〜(e)はこの後者の島構造を製造する方
法を示しており、ここでは島深さhlの第1単結晶シリ
コン島6aとこれよりも深さhlが小さい第2単結晶シ
リコン島6bを形成する工程を示している。
先ず、同図(a)のように、単結晶シリコン基板1の表
面に熱酸化法により耐アルカリ製被膜として二酸化シリ
コン膜2を形成する。次いで第1回目のフォトリソグラ
フィ工程を行い、第2単結晶シリコン島形成領域の二酸
化シリコン膜2に開口寸法W0を有するマスク開口窓8
を形成する。
そして、水酸化カリウム水溶液による異方性エツチング
により、単結晶シリコン基板1に深さdoの窪み部9a
を形成する。
次いで、同図(b)のように単結晶シリコン基板1の全
面に二酸化シリコン膜2Aを形成し、第2回目のフォト
リソグラフィ工程を行って第1単結晶シリコン島6a形
成領域及び第2単結晶シリコン島6b形成領域に夫々開
口寸法W、、W2の開口窓8a、8bを開設する。この
場合、島深さり、>h、であれば開口寸法もW、>W2
に設定する。
その後、同図(C)のように前記二酸化シリコン膜2A
をマスクにし、第1単結晶シリコン島6−aを形成する
に必要な深さd、まで単結晶シリコン基板1を異方性エ
ツチングし、VilOaを形成する。このとき、W=2
””xdの関係から、第2単結晶シリコン島6bの形成
領域では、開口寸法W2に従って深さd2のV#10b
が形成される。
更に、同図(d)のように二酸化シリコン膜2Aを除去
した後、全面に絶縁分離膜4として二酸化シリコン膜を
約2μmの厚さに形成し、この上に支持体層5として多
結晶シリコン5をCVD法により所要厚さに形成する。
その後、単結晶シリコン基板側を裏面側から絶縁分離膜
4の一部が露呈されるまで研磨することにより、同図(
e)のように深さの異なる第1及び第2の単結晶シリコ
ン島6a、6bが完成される。
〔発明が解決しようとする問題点〕
上述した従来の製造方法では、次のような問題が生じて
いる。
(1)第2回目のフォトリソグラフィ工程では、窪み部
9aが形成された単結晶シリコン基板1を取り扱うため
に、基板が割れ易く、歩留低下を起こし易い。
(2)窪み部9aが形成されて凹凸の大きい基板1の表
面に第2回目のフォトリソグラフィ工程を行うことにな
るため、精度の低下を招く。
(3)第2回目の異方性エツチングでは、島深さの大き
いV溝10aを形成するためのエツチング時間が必要と
されるため、浅いV溝10bが余分にエツチングされ、
ここに形成する島形状が崩れて素子の特性劣化を招き易
い。
(4)公知の異方性エツチングのマスク設計方法(例え
ば、特公昭45−17988号)からシリコン単結晶島
形状を均一に形成するため、マスクの角部に補償パター
ンをイイ加する必要性が知られているが、窪み部9aの
境界部分での補償パターンの最適化が重要となり、設計
の難しさを伴う。
〔問題点を解決するための手段〕
本発明の絶縁分離型半導体装置の製造方法は、以上の問
題に鑑み、製造歩留及び精度の向上を図−って良好な島
領域を形成可能にするとともに、ここに形成する素子の
集積度及び特性の向上を可能とし、更に設計の容易化を
可能とするものである。
本発明の絶縁分離型半導体装置の製造方法は、各界なる
深さの島領域を形成するための単結晶半導体基板のエツ
チングに際し、エツチングに用いるマスクを2種類以上
の耐エツチング被膜を各島領域に対応させて異なる組合
わせの構造とし、これらマスクを用いて単結晶シリコン
基板を選択エツチングする工程と、これらマスクの耐エ
ツチング被膜を上層から順次除去する工程とを交互に行
うことを特徴とするものである。
〔実施例〕
次に、本発明を図面を参照して説明する。
(実施例工) 第1図(a)〜(e)は本発明の第1実施例を製造工程
順に示す断面図であり、ここでは深さhlの第1単結晶
シリコン島6aと、深さhzの第2単結晶シリコン島5
b (h+  >h、)とからなる2種類の深さの単結
晶シリコン島を形成する例を示している。
先ず、同図(a)のように結晶面(100)の単結晶シ
リコン基板1の表面に、後述する厚さの二酸化シリコン
膜2及び窒化シリコン膜3からなる二層構造被膜を形成
しかつこれをフォトリソグラフィ技術によりバターニン
グし、第1の単結晶シリコン島6aに相当する領域にの
み二層構造被膜からなるマスク7aを形成する。また、
第2の単結晶シリコン島6bに相当する領域には、二酸
化シリコン膜2のみからなるマスク7bを形成する。
このとき、マスクにおける開口8の寸法Wは第1単結晶
シリコン島6aを形成するに必要な幅とし、島深さhl
に後工程での研磨バラツキ(Δh)を考慮したエツチン
グ深さd=h、  +Δhから決める。
次いで、同図(b)のように、水酸化カリウム水溶液を
用いて単結晶シリコン基板1をエツチングし、所要深さ
doの台形溝9を形成する。
次に、同図(C)のように第2単結晶シリコン′島6b
jI域におけるマスク7bとしての二酸化シリコン膜2
を二酸化シリコン膜エツチング液、例えばバンファード
弗酸(HF : NH4F)で除去する。なお、第1単
結晶シリコン島63領域のマスク7aは表面が窒化シリ
コン膜3であるために、エツチングされることはない。
そして、水酸化カリウム水溶液でエツチングを行い、■
溝10を形成する。
このとき、第2単結晶シリコン島5beN域の表面は結
晶面(100)の単結晶シリコンが露出しているため、
点線のように基板表面がd−doだけエツチングされる
ことになる。一方、側面は結晶面(111)であるため
、エツチング速度が極めて遅く、■溝10が形成される
ことになる。
次いで、同図(d)のように、基板1の表面に絶縁分離
膜として二酸化シリコン膜4を形成し、かつこの上に支
持体層とて多結晶シリコン5をCVD法により堆積させ
る。このとき、埋込層を形成する場合には、絶縁分離膜
4の形成する前に熱拡散やイオン注入法等によって不純
物を4人しておくことは言うまでもない。
その後、単結晶シリコン基板1を裏面側から研摩して絶
縁分離膜4の一部を露呈させることにより、同図(e)
のように第1及び第2の単結晶シリコン島6a、6bを
完成する。
ここで、例えば、第1単結晶シリコン島6aの深さh+
=45μm、第2単結晶シリコン島6bの深さhz ”
 20μm、研磨バラツキΔh=5μmとした場合、所
望エツチング深さd#h、  +Δh=50crm、d
o =25pmとなり、マスク開口寸法W = 21/
2 X d″−10μmとなる。
また、水酸化カリウム水溶液を80℃でエツチングする
場合には、単結晶シリコン基板1の結晶面(100)の
エツチング速度は約1μm/分。
二酸化シリコン膜2のエツチング速度は約50人/分、
窒化シリコン膜3のエツチング速度は約5人/分である
。したがって、所望深さd=50μmを得るためのエツ
チング時間は約50分であり、また各二酸化シリコン膜
2及び窒化シリコン膜3の[は夫々1250人、250
人にすればよい。
−この方法によれば、マスク7a、7bとしての二酸化
シリコン膜2や窒化シリコン膜3を形成するためのフォ
トリソグラフィ工程は平坦な単結晶シリコン基板1の状
態で行っているため、割れ等が生じることはなく、しか
も高精度にできるので歩留を向上できる。また、これら
マスク7a、7bの構成により2種類の深さの島6a、
6bを同時にエツチング形成できるので、形状の崩れの
ない島領域を形成し、集積度の向上及び素子特性の向上
を図ることができる。
ここで、第1車結晶シリコン島6aのマスクには窒化シ
リコン膜の単層膜を用いてもよい。また、第1及び第2
単結晶シリコン膜のマスク構成を逆の関係にして形成す
ることもできる。
(実施例2) 第2図(a)〜(e)は本発明の第2実施例を製造工程
順に示す断面図であり、ここでは第1乃至第3の異なる
深さり、、hz 、hz  (h+  >hz〉h3)
の単結晶シリコン島6a〜6cを形成する例を示してい
る。
先ず、同図(a)のように結晶面(100)の単結晶シ
リコン基板1の表面の第1単結晶シリコン島6 a f
il域の表面に二酸化シリコン膜2.窒化シリコン膜3
.二酸化シリコン膜2からなる三層構造被膜のマスク7
aを、第2単結晶シリコン島6bjl域の表面には窒化
シリコン膜3及び二酸化シリコン膜2からなる二層構造
被膜のマスク7bを、更に第3単結晶シリコン島6c8
M域の表面には二酸化シリコン膜2のみのマスク7cを
夫々フォトリソグラフィ工程により順次形成する。この
とき、最小マスク開口8の寸法Wは、前記第1実施例と
同様に、必要エツチング深さd=h、 十Δhから求め
ることができる。
次に、同図(b)のように水酸化カリウム水溶液により
、所望深さdoだけ基板1のエツチングを行ない、台形
溝9を形成する。このエツチング深さは第3単結晶シリ
コン島6cの深さによって決定される。
次いで、同図(c)のように第3単結晶シリコン、%6
c6J[[表面のマスク7cの二酸化シリコン°膜2を
バッフアート弗酸でエツチング除去する。
このとき、第1及び第2単結晶シリコン島6a。
6bSN域のマスク?a、7bの表面は窒化シリコン膜
3が夫々設けられているのでマスクが除去されることは
ない。そして、この状態で水酸化カリウム水溶液で台形
溝9のエツチングを深さd、まで進めると、第3単結晶
シリコン島60領域の表面はエツチングが進み、図示点
線のように単結晶シリコン島の底面部がd、−doだけ
浅くなる。
次に、同図(d)のように第2単結晶シリコン島6b領
域表面の窒化シリコン膜3をリン酸(H3P04)でエ
ツチング除去する。このとき、第1単結晶シリコン島6
a領域の表面では二酸化シリコン膜2がマスクとして残
される。そして、水酸化カリウム水溶液で深さdまでエ
ツチングを進めて■溝10を形成すると、第2及び第3
単結晶シリコン島5b、5c領域の表面は、図示鎖線の
ようにd−d、たけエツチングされる。これにより、第
2単結晶シリコン島6b領域はd−d、に、また第3単
結晶シリコン島6c’6TI域はd−doの位置まで夫
々底面部が浅くなる。
以下、第1実施例と同様に絶縁分離膜として二酸化シリ
コン膜4を形成し、かつ支持体層として多結晶シリコン
5を堆積し、少なくとも単結晶シリコン基板1を研磨す
ることにより、同図(e)のように3種類の異なる深さ
の第1〜第3の単結晶シリコン島6a〜6cを完成でき
る。
第3図は、このようにして形成された単結晶シリコン島
内に、半導体素子を形成した例を示す。
単結晶シリコン島の深さに対応して夫々高耐圧素子、中
耐圧素子、低耐圧素子を容易に形成できる。
ここでは、島6aにサイリスタ11を、島6bにNPN
バイポーラトランジスタ12を、島6cにMOS)ラン
ジスタ13を形成している。図において、14は絶縁膜
、15は金属配線層、16は各種拡散層である。
この実施例においても、前記第1実施例と同様の効果を
得ることができる。
なお、単結晶シリコン島形成領域のマスクとして、第1
単結晶シリコン島6aには二酸化シリコ゛ ン膜と窒化
シリコン膜からなる二層構造の被膜を、第2単結晶シリ
コン島6bには窒化シリコン膜のみの被膜を、第3単結
晶シリコン島6cには二酸化シリコン膜のみの被膜を夫
々マスクとして構成しても同様に形成を行うことができ
る。この場合、二酸化シリコン膜と窒化シリコン膜に限
らず、2種類以上の耐アルカリ性被膜の組合わせであれ
ば、他の被膜を用いることができるのは言うまでもない
〔発明の効果〕
以上説明したように本発明は、各界なる深さの島領域を
形成するための単結晶半導体基板のエツチングに際し、
エツチングに用いるマスクを2種類以上の耐エツチング
被膜を各島領域に対応させて異なる組合わせの構造とし
、これらマスクを用いて単結晶シリコン基板を選択エツ
チングする工程と、これらマスクの耐エツチング被膜を
上層から順次除去する工程とを交互に行うことを特徴と
しているので、次の効果を得ることができる。
(1)平坦な単結晶シリコン基板に対してフォトリソグ
ラフィ工程を施すので、強度が低下して工程中に割れ等
が生じることはなく、また高精度に製造できるので歩留
を向上することができる。
(2)耐アルカリ性膜の組合わせでマスクを形成してい
るので、2種類以上の深さの単結晶シリコン島を同時エ
ツチングにより形成でき、かつ半導体素子の要求特性に
合わせて島深さを設定できるので集積度の向上を図るこ
とができる。
(3)2種類以上の深さの単結晶シリコン島を同時エツ
チングにより形成できるので、各単結晶シリコン島の形
状筋れが生じることは少なく、ここに形成する素子の特
性が劣化されることはない。
(4)連続したアルカリ性エツチング液によりエツチン
グを行うので、製造効率を向上できる。
(5)単結晶シリコン島の深さに合わせるマスクの角部
補償パターンの最適化が不要であり、設計を容易なもの
にできる。
【図面の簡単な説明】
第1図(a)〜(e)は本発明の第1実施例を製造工程
順に示す断面図、第2図(a)〜(e)は本発明の第2
実施例を製造工程順に示す断面図、第3図は完成した半
導体装置の一例の断面図、第4図(a)、  (b)は
従来の異なる島構造を示す断面図、第5図(a)〜(e
)は従来の製造方法を工程順に示す断面図である。 1・・・単結晶シリコン基板、2・・・二酸化シリコン
膜、3・・・窒化シリコン膜、4・・・絶縁分離膜、5
・・・支持体層、6a・・・第1単結晶シリコン島、6
b・・・第2単結晶シリコン島、6C・・・第3単結晶
シリコン島、7a〜7c・・・マスク、8・・・開口、
9・・・台形溝、10・・・■溝、11〜13・・・素
子。 A−二

Claims (2)

    【特許請求の範囲】
  1. (1)単結晶半導体基板の表面に選択的に形成したマス
    クを用いて前記半導体基板を部分的に異なる深さにエッ
    チングし、その表面に絶縁分離膜及び支持体層を堆積し
    た後前記半導体基板を裏面側から研磨して相互に絶縁分
    離された異なる深さの単結晶半導体島を形成する絶縁分
    離型半導体装置の製造方法において、前記単結晶半導体
    基板のエッチングに際し、前記マスクは2種類以上の耐
    エッチング被膜を各島領域に対応させて異なる組合わせ
    の構造とし、これらマスクを用いて単結晶シリコン基板
    を選択エッチングする工程と、これらマスクの耐エッチ
    ング被膜を上層から順次除去する工程とを交互に行うこ
    とを特徴とする絶縁分離型半導体装置の製造方法。
  2. (2)エッチングにはアルカリ性水溶液を用い、耐エッ
    チング被膜には二酸化シリコン膜及び窒化シリコン膜を
    用いてなる特許請求の範囲第1項記載の絶縁分離型半導
    体装置の製造方法。
JP17883586A 1986-07-31 1986-07-31 絶縁分離型半導体装置の製造方法 Pending JPS6336545A (ja)

Priority Applications (1)

Application Number Priority Date Filing Date Title
JP17883586A JPS6336545A (ja) 1986-07-31 1986-07-31 絶縁分離型半導体装置の製造方法

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP17883586A JPS6336545A (ja) 1986-07-31 1986-07-31 絶縁分離型半導体装置の製造方法

Publications (1)

Publication Number Publication Date
JPS6336545A true JPS6336545A (ja) 1988-02-17

Family

ID=16055496

Family Applications (1)

Application Number Title Priority Date Filing Date
JP17883586A Pending JPS6336545A (ja) 1986-07-31 1986-07-31 絶縁分離型半導体装置の製造方法

Country Status (1)

Country Link
JP (1) JPS6336545A (ja)

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH03245552A (ja) * 1990-02-23 1991-11-01 Matsushita Electric Works Ltd 絶縁層分離基板用材料の製造方法
JPH05326682A (ja) * 1992-05-15 1993-12-10 Matsushita Electric Works Ltd 絶縁層分離基板の製造方法
US6374362B1 (en) 1998-01-14 2002-04-16 Nec Corporation Device and method for shared process control

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH03245552A (ja) * 1990-02-23 1991-11-01 Matsushita Electric Works Ltd 絶縁層分離基板用材料の製造方法
JPH05326682A (ja) * 1992-05-15 1993-12-10 Matsushita Electric Works Ltd 絶縁層分離基板の製造方法
US6374362B1 (en) 1998-01-14 2002-04-16 Nec Corporation Device and method for shared process control

Similar Documents

Publication Publication Date Title
JPS62101034A (ja) 半導体基板表面の突起を除去する方法
US5512509A (en) Method for forming an isolation layer in a semiconductor device
US5185286A (en) Process for producing laminated semiconductor substrate
JPS6336545A (ja) 絶縁分離型半導体装置の製造方法
JPH0338741B2 (ja)
JP2812013B2 (ja) 半導体装置の製造方法
JPS61119056A (ja) 半導体装置の製造方法
JPH03153031A (ja) 半導体装置の製造方法
JPS6130046A (ja) 半導体集積回路装置の製造方法
JP4228414B2 (ja) 半導体装置の製造方法
JP2667708B2 (ja) 誘電体分離基板の製造方法
JP2597424B2 (ja) 半導体装置の製造方法
KR0139268B1 (ko) 반도체 소자의 필드산화막 형성방법
KR0168165B1 (ko) 피비엘 구조 및 그 제조방법
KR100248812B1 (ko) 반도체소자의 전하저장전극 형성 방법
JPH0239434A (ja) 半導体装置の製造方法
JPS61158158A (ja) 半導体装置の製造方法
KR100317309B1 (ko) 반도체 메모리장치 제조방법
JPS5994437A (ja) 半導体装置
JPS6092665A (ja) 半導体装置の製造方法
JPH0297037A (ja) 誘電体分離基板の製造方法
JPS623980B2 (ja)
JPH0480944A (ja) 誘電体分離基板の製造方法
KR20030050435A (ko) 반도체 소자의 소자 분리막 형성 방법
JPS61220470A (ja) 半導体素子の製造方法