JPH01196909A - ディジタルフィルタ - Google Patents
ディジタルフィルタInfo
- Publication number
- JPH01196909A JPH01196909A JP2167188A JP2167188A JPH01196909A JP H01196909 A JPH01196909 A JP H01196909A JP 2167188 A JP2167188 A JP 2167188A JP 2167188 A JP2167188 A JP 2167188A JP H01196909 A JPH01196909 A JP H01196909A
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- JP
- Japan
- Prior art keywords
- signal
- signal lines
- signal line
- delay means
- line
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
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- Filters That Use Time-Delay Elements (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、入力加算型のディジタルフィルタに関する。
（発明の概要〕
本発明はディジタルフィルタに関し、第１の信号線に直
交して第２の信号線を設け、この第２の信号線の両端を
中央から折り返された遅延手段の演算回路にそれぞれ接
続することにより、対称加重係数のフィルタを容易に形
成できるようにするものである。
交して第２の信号線を設け、この第２の信号線の両端を
中央から折り返された遅延手段の演算回路にそれぞれ接
続することにより、対称加重係数のフィルタを容易に形
成できるようにするものである。
（従来の技術）
いわゆる遅延手段とワイアマトリクスを用いたディジタ
ルフィルタが提案されている（特開昭５２−１５５０３
４号公報等参照）。
ルフィルタが提案されている（特開昭５２−１５５０３
４号公報等参照）。
（発明が解決しようとする課題）
いわゆる入力加算型のディジタルフィルタは第３図に示
すように構成される０図において（３ｈ）〜（３１ｚｎ
）は２″″１の遅延要素、（３２ｏ）〜（３２２ｎ）
は加算または減算を行う演算回路であって、これらの遅
延要素及び演算回路が交互に設けられて遅延手段が形成
される。そして六方端子（３３）からの入力信号Ｄｉｎ
が加重係数ａｏ＋ａｚ＋ ・・・・ａ２ｎの加重回路（
３４ｏ ）〜（３４２１１）を通じてそれぞれ演算回路
に供給され、初段の演算回路の他方の人力に“Ｏ”が供
給されると共に、終段の演算回路からの出力信号Ｄｏｕ
ｔが端子（３５）に取出される。
すように構成される０図において（３ｈ）〜（３１ｚｎ
）は２″″１の遅延要素、（３２ｏ）〜（３２２ｎ）
は加算または減算を行う演算回路であって、これらの遅
延要素及び演算回路が交互に設けられて遅延手段が形成
される。そして六方端子（３３）からの入力信号Ｄｉｎ
が加重係数ａｏ＋ａｚ＋ ・・・・ａ２ｎの加重回路（
３４ｏ ）〜（３４２１１）を通じてそれぞれ演算回路
に供給され、初段の演算回路の他方の人力に“Ｏ”が供
給されると共に、終段の演算回路からの出力信号Ｄｏｕ
ｔが端子（３５）に取出される。
これによってこの装置において出力信号Ｄｏｕｔとして
、 Ｄｏｕｔ ＝ （ａｏ Ｚ’″”” ＋ａｔ
Ｚ−ｃＡｌ−ｉ） ＋−−−・−−・・＋ａｎ Ｚ−
”＋−・−＋ａｑｎ−ｓＺ−’＋ａｔｎ） Ｄｉｎのフ
ィルタリングされた信号を得ることができる。
、 Ｄｏｕｔ ＝ （ａｏ Ｚ’″”” ＋ａｔ
Ｚ−ｃＡｌ−ｉ） ＋−−−・−−・・＋ａｎ Ｚ−
”＋−・−＋ａｑｎ−ｓＺ−’＋ａｔｎ） Ｄｉｎのフ
ィルタリングされた信号を得ることができる。
ところがこの装置において、この装置をいわゆるＬＳＩ
上に形成しようとすると、遅延要素及び演算回路の遅延
手段と加重回路とが平行に設けられるために、通常の設
計では装置が横長になり、特に次数の多いフィルタでは
横に細長く延長されて大きなチップエリアを必要として
しまう。このためこのような装置を含むＬＳＩのコスト
が高くなるなどの問題点があった。
上に形成しようとすると、遅延要素及び演算回路の遅延
手段と加重回路とが平行に設けられるために、通常の設
計では装置が横長になり、特に次数の多いフィルタでは
横に細長く延長されて大きなチップエリアを必要として
しまう。このためこのような装置を含むＬＳＩのコスト
が高くなるなどの問題点があった。
ところで上述のような遅延手段を用いるフィルタでは、
群遅延量を平坦にするために、加重係数が対称、 となるようにされている。またディジタルフィルタの場
合には、これらの加重係数がいわゆるピントシフトで形
成できるように、 １／２．１／４゜１／８・・・・と
なるように設計される。
群遅延量を平坦にするために、加重係数が対称、 となるようにされている。またディジタルフィルタの場
合には、これらの加重係数がいわゆるピントシフトで形
成できるように、 １／２．１／４゜１／８・・・・と
なるように設計される。
この出願はこれらの点に鑑みてなされたものである。
（課題を解決するための手段〕
本発明は、入力信号のビット数に対応するｍ本の第１の
信号線（ｌａ）〜（１ｈ）が平行に設けられ、これらの
第１の信号線に直交してそれぞれｍ本の第２の信号線（
２ａ）〜（２ｈ）が複数組設けられると共に、上記第２
の信号線の組の数の略２倍の数の演算回路（４ｏ）〜（
４ｚｎ）と遅延要素（３１）〜（３ｚｎ）とが交互に設
けられた遅延手段がその中央から折り返されて上記第１
の信号線の両側に配され、上記第２の信号線の両端がそ
れぞれ上記遅延手段に設けられた演算回路に接続されて
なり、上記第１．第２の信号線の交点をそれぞれ加重係
数に応じて接続するようにしたディジタルフィルタであ
る。
信号線（ｌａ）〜（１ｈ）が平行に設けられ、これらの
第１の信号線に直交してそれぞれｍ本の第２の信号線（
２ａ）〜（２ｈ）が複数組設けられると共に、上記第２
の信号線の組の数の略２倍の数の演算回路（４ｏ）〜（
４ｚｎ）と遅延要素（３１）〜（３ｚｎ）とが交互に設
けられた遅延手段がその中央から折り返されて上記第１
の信号線の両側に配され、上記第２の信号線の両端がそ
れぞれ上記遅延手段に設けられた演算回路に接続されて
なり、上記第１．第２の信号線の交点をそれぞれ加重係
数に応じて接続するようにしたディジタルフィルタであ
る。
これによれば、簡単な構成でディジタルフィルタを形成
できると共に、ＬＳＩ化した場合のチップサイズも小さ
くすることができる。
できると共に、ＬＳＩ化した場合のチップサイズも小さ
くすることができる。
第１図において、例えば８ビツトの人力信号Ｄｉｎが８
本の第１の信号線（１ａ）〜（１ｈ）にそれぞれ供給さ
れる。また“０”レベルの信号が信号線（１ｏ）に供給
される。これらの信号線（１ａ）〜（ｌｈ）（ｌｏ）が
平行に設けられると共に、これらの信号線（ｌａ）〜（
ｌｈ） （ｉｏ）に直交してそれぞれ８本ずつの第２
の信号線（２ａ）〜（２ｈ）がｎ＋１組設けられる。
本の第１の信号線（１ａ）〜（１ｈ）にそれぞれ供給さ
れる。また“０”レベルの信号が信号線（１ｏ）に供給
される。これらの信号線（１ａ）〜（ｌｈ）（ｌｏ）が
平行に設けられると共に、これらの信号線（ｌａ）〜（
ｌｈ） （ｉｏ）に直交してそれぞれ８本ずつの第２
の信号線（２ａ）〜（２ｈ）がｎ＋１組設けられる。
さらに（３１）〜（３ｚｎ）はｚ−１の遅延要素、（４
ｏ）〜（４２ｎ）は加算または減算を行う演算回路であ
って、これらの遅延要素及び演算回路が交互に設けられ
て遅延手段が形成される。さらにこの遅延手段が中央か
ら折り返されて信号線（１ａ）〜（ｌｈ） （ｉｏ
）の両側に配され、信号線（２ａ）〜（２ｈ）の両端が
それぞれ遅延手段に設けられた演算回路（４ｏ）〜（４
２ｎ）に接続される。
ｏ）〜（４２ｎ）は加算または減算を行う演算回路であ
って、これらの遅延要素及び演算回路が交互に設けられ
て遅延手段が形成される。さらにこの遅延手段が中央か
ら折り返されて信号線（１ａ）〜（ｌｈ） （ｉｏ
）の両側に配され、信号線（２ａ）〜（２ｈ）の両端が
それぞれ遅延手段に設けられた演算回路（４ｏ）〜（４
２ｎ）に接続される。
そしてこの装置において、信号線（１ａ）〜（１ｈ）（
１ｏ）と信号線（２ａ）〜（２ｈ）との間を任意に接続
することにより、所望の加重係数の与えられた入力信号
Ｄｉｎを演算回路（４ｏ）〜（４２ｎ）に供給すること
ができる。すなわち図中右端の信号 ′線（２ａ）
〜（２ｈ）の組では、それぞれ対応する信号線（１ａ）
〜（１ｈ）との間が接続されることによってｘｌ（ａｏ
−１）の信号が演算回路（４ｎ）に供給される。これに
対して左端の信号線（２ａ） −〜（２ｈ）の
組では、ＭＳＢの信号線（２ａ）が信号線（１ｏ）に接
続され、以後信号線（２ｂ） 〜（２ｈ）が信号線（１
ａ）〜（１ｇ）にシフトして接続されることによって、
Ｘｏ、５ （ａｏ ＝ａ２ｎ＝０．５ ）の信号が演
算回路＜４ｏ）（４２ｎ）に供給される。同様にじて左
端から２番目の組ではＸｏ、２５（ａｔ＝ａ ２ｎ −
ｔ ＝ ０．２５）の信号が演算回路（４ｚ） （４
ｚｎ−ｔ）に供給され、右端から２番目の組ではＸｏ、
１２５（ａｎ−ｘ＝ａｎ条ｔ ＝０．１２５ ）の信号
が演算回路（４ｎ−１）（４ｎ◆１）に供給される。
１ｏ）と信号線（２ａ）〜（２ｈ）との間を任意に接続
することにより、所望の加重係数の与えられた入力信号
Ｄｉｎを演算回路（４ｏ）〜（４２ｎ）に供給すること
ができる。すなわち図中右端の信号 ′線（２ａ）
〜（２ｈ）の組では、それぞれ対応する信号線（１ａ）
〜（１ｈ）との間が接続されることによってｘｌ（ａｏ
−１）の信号が演算回路（４ｎ）に供給される。これに
対して左端の信号線（２ａ） −〜（２ｈ）の
組では、ＭＳＢの信号線（２ａ）が信号線（１ｏ）に接
続され、以後信号線（２ｂ） 〜（２ｈ）が信号線（１
ａ）〜（１ｇ）にシフトして接続されることによって、
Ｘｏ、５ （ａｏ ＝ａ２ｎ＝０．５ ）の信号が演
算回路＜４ｏ）（４２ｎ）に供給される。同様にじて左
端から２番目の組ではＸｏ、２５（ａｔ＝ａ ２ｎ −
ｔ ＝ ０．２５）の信号が演算回路（４ｚ） （４
ｚｎ−ｔ）に供給され、右端から２番目の組ではＸｏ、
１２５（ａｎ−ｘ＝ａｎ条ｔ ＝０．１２５ ）の信号
が演算回路（４ｎ−１）（４ｎ◆１）に供給される。
こうして上述の装置によれば、簡単な構成で所望の加重
係数の設けられたディジタルフィルタを形成することが
できる。
係数の設けられたディジタルフィルタを形成することが
できる。
なお上述の装置において、第１の信号線と第２の信号線
との間の接続は、例えば第２図に示すように、ＬＳＩの
一層に設けられたアルミニュームまたはポリシリコンよ
る第１の信号線（１１と、二層に設けられたアルミニュ
ーム等による第２の信号線（２）との間にコンタクト部
材（６）を設けて、必要に応じてこれらの接続を行うこ
とができる。従ってこれらの接続の位置のみで所望の加
重係数を形成できるので、この装置をいわゆるスタンダ
ードセルとして用いることができる。
との間の接続は、例えば第２図に示すように、ＬＳＩの
一層に設けられたアルミニュームまたはポリシリコンよ
る第１の信号線（１１と、二層に設けられたアルミニュ
ーム等による第２の信号線（２）との間にコンタクト部
材（６）を設けて、必要に応じてこれらの接続を行うこ
とができる。従ってこれらの接続の位置のみで所望の加
重係数を形成できるので、この装置をいわゆるスタンダ
ードセルとして用いることができる。
また上述の装置によれば、装置の長さを略半減でき、装
置の形状が正方形に近くなるので、ＬＳＩ化した場合の
チップサイズを小さくすることができる。さらにこの場
合に第１の信号線の長さが短くされることにより、この
信号線の配線容量を略□にすることができ、これによっ
て信号の速度に対して有利に構成することができる。
置の形状が正方形に近くなるので、ＬＳＩ化した場合の
チップサイズを小さくすることができる。さらにこの場
合に第１の信号線の長さが短くされることにより、この
信号線の配線容量を略□にすることができ、これによっ
て信号の速度に対して有利に構成することができる。
また対称の２つの演算回路に対する信号を１つの第２の
信号線から得ているので、第２の信号線（加重回路）の
数も略半減させることができるなお上述の例は演算回路
の数が奇数の場合を説明したが、図面右端の第２の信号
線（２ａ）〜（２ｈ）の下側にも演算回路及び遅延要素
を設けることによって、偶数の場合にも通用することが
できる。
信号線から得ているので、第２の信号線（加重回路）の
数も略半減させることができるなお上述の例は演算回路
の数が奇数の場合を説明したが、図面右端の第２の信号
線（２ａ）〜（２ｈ）の下側にも演算回路及び遅延要素
を設けることによって、偶数の場合にも通用することが
できる。
この発明によれば、簡単な構成でディジタルフィルタを
形成できると共に、ＬＳＩ化した場合のチップサイズも
小さくすることができるようになった。
形成できると共に、ＬＳＩ化した場合のチップサイズも
小さくすることができるようになった。
第１図は本発明の一例の構成図、第２図はその説明のた
めの図、第３図は従来の技術の説明のための図である。 （１）は第ｆの信号線、（２）は第２の信号線、（３）
は遅延要素、（４）は演算回路、（５）は出力端子であ
る。
めの図、第３図は従来の技術の説明のための図である。 （１）は第ｆの信号線、（２）は第２の信号線、（３）
は遅延要素、（４）は演算回路、（５）は出力端子であ
る。
Claims (1)
- 【特許請求の範囲】 入力信号のビット数に対応するｍ本の第１の信号線が平
行に設けられ、 これらの第１の信号線に直交してそれぞれｍ本の第２の
信号線が複数組設けられると共に、上記第２の信号線の
組の数の略２倍の数の演算回路と遅延要素とが交互に設
けられた遅延手段がその中央から折り返されて上記第１
の信号線の両側に配され、 上記第２の信号線の両端がそれぞれ上記遅延手段に設け
られた演算回路に接続されてなり、上記第１、第２の信
号線の交点をそれぞれ加重係数に応じて接続するように
したディジタルフィルタ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63021671A JP2906408B2 (ja) | 1988-02-01 | 1988-02-01 | ディジタルフィルタ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63021671A JP2906408B2 (ja) | 1988-02-01 | 1988-02-01 | ディジタルフィルタ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH01196909A true JPH01196909A (ja) | 1989-08-08 |
| JP2906408B2 JP2906408B2 (ja) | 1999-06-21 |
Family
ID=12061509
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63021671A Expired - Fee Related JP2906408B2 (ja) | 1988-02-01 | 1988-02-01 | ディジタルフィルタ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2906408B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH04185010A (ja) * | 1990-11-20 | 1992-07-01 | Nec Corp | ディジタルフィルタ |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5884520A (ja) * | 1981-10-29 | 1983-05-20 | 旭化成マイクロシステム株式会社 | トランスバーサルフィルタ |
-
1988
- 1988-02-01 JP JP63021671A patent/JP2906408B2/ja not_active Expired - Fee Related
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5884520A (ja) * | 1981-10-29 | 1983-05-20 | 旭化成マイクロシステム株式会社 | トランスバーサルフィルタ |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH04185010A (ja) * | 1990-11-20 | 1992-07-01 | Nec Corp | ディジタルフィルタ |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2906408B2 (ja) | 1999-06-21 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |