JPH01200647A - 半導体集積回路装置 - Google Patents
半導体集積回路装置Info
- Publication number
- JPH01200647A JPH01200647A JP2617588A JP2617588A JPH01200647A JP H01200647 A JPH01200647 A JP H01200647A JP 2617588 A JP2617588 A JP 2617588A JP 2617588 A JP2617588 A JP 2617588A JP H01200647 A JPH01200647 A JP H01200647A
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- Japan
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- power supply
- logic circuit
- circuit section
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- delay time
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〈産業上の利用分野〉
本発明は、同一サイズのトランジスタをアレイ状に配置
してなり、遅延回路部を有するマスタースライス方式の
半導体集積回路装置（ＬＳＩ）に関する。
してなり、遅延回路部を有するマスタースライス方式の
半導体集積回路装置（ＬＳＩ）に関する。
〈従来の技術〉
マスタースライス方式とは、設計された基本パターンに
従って同一サイズのトランジスタ等の素子をアレイ状に
配置し、必要に応じて素子間の接続態様を変えて個々の
ＬＳＩを製造する方式をいう。このマスタースライス方
式で作られたＬＳＩの遅延回路部は、トランジスタ等を
組み合わけてなる多段の論理ゲートで措成され、この論
理ゲートを通過さＵ゛ることにより信号を遅延さｌ′る
ものである。
従って同一サイズのトランジスタ等の素子をアレイ状に
配置し、必要に応じて素子間の接続態様を変えて個々の
ＬＳＩを製造する方式をいう。このマスタースライス方
式で作られたＬＳＩの遅延回路部は、トランジスタ等を
組み合わけてなる多段の論理ゲートで措成され、この論
理ゲートを通過さＵ゛ることにより信号を遅延さｌ′る
ものである。
〈発明が解決しようとする課題〉
ところで、遅延回路は、各トランジスタのゲート幅を狭
くしたりゲート長を長くしたりして、ゲート１段当たり
の遅延時間を延ばすことによっても実現できる。しかし
ながら、上記マスタースライス方式のＬＳＩでは、マス
タウェハに作り込まれた各トランジスタは、全て同一サ
イズで、しかも高速動作を目標としているため１段当た
りの遅延時間が短い。従って、上記従来のＬＳＩで遅延
回路を実現しようとすると、論理ゲートの段数を増加せ
ざるを得す、そのために多くのトランジスタ等の素子が
必要となり、遅延回路以外の論理回踏部などに使用でき
る素子数が減少してしまうという欠点がある。
くしたりゲート長を長くしたりして、ゲート１段当たり
の遅延時間を延ばすことによっても実現できる。しかし
ながら、上記マスタースライス方式のＬＳＩでは、マス
タウェハに作り込まれた各トランジスタは、全て同一サ
イズで、しかも高速動作を目標としているため１段当た
りの遅延時間が短い。従って、上記従来のＬＳＩで遅延
回路を実現しようとすると、論理ゲートの段数を増加せ
ざるを得す、そのために多くのトランジスタ等の素子が
必要となり、遅延回路以外の論理回踏部などに使用でき
る素子数が減少してしまうという欠点がある。
そこで、本発明の目的は、トランジスタゲートの遅延時
間が電源電圧によって変化することに着目し、少ない素
子数で遅延回路部を構成することができ、論理回路部等
により多くの素子を使用することができるマスタースラ
イス方式の半導体集積回路装置（ＬＳＩ）を提供するこ
とである。
間が電源電圧によって変化することに着目し、少ない素
子数で遅延回路部を構成することができ、論理回路部等
により多くの素子を使用することができるマスタースラ
イス方式の半導体集積回路装置（ＬＳＩ）を提供するこ
とである。
く課題を解決するための手段〉
上記目的を達成するため、本発明のマスタースライス方
式の半導体集積回路装置は、論理回路部と、この論理回
路部に給電する論理回路用電源供給線と、入力信号を遅
延させて出力する遅延回路部と、上記論理回路用電源供
給線と別系統であって上記遅延回路部に給電する遅延回
路用電源供給線とを備えたことを特徴とする。
式の半導体集積回路装置は、論理回路部と、この論理回
路部に給電する論理回路用電源供給線と、入力信号を遅
延させて出力する遅延回路部と、上記論理回路用電源供
給線と別系統であって上記遅延回路部に給電する遅延回
路用電源供給線とを備えたことを特徴とする。
く作用〉
半導体集積回路装置を構成する個々のＭＯＳ形等のトラ
ンジスタにおける信号遅延時間は、電源電圧が低くなる
ほど長くなる。従って、遅延回路用電源供給線に論理回
路用電源供給線上りら低い電源電圧を印加すれば、遅延
回路部のゲート１段当たりの遅延時間が長くなって、少
ない段数即ち少ないトランジスタ数で廣望の遅延時間を
得ることができる。
ンジスタにおける信号遅延時間は、電源電圧が低くなる
ほど長くなる。従って、遅延回路用電源供給線に論理回
路用電源供給線上りら低い電源電圧を印加すれば、遅延
回路部のゲート１段当たりの遅延時間が長くなって、少
ない段数即ち少ないトランジスタ数で廣望の遅延時間を
得ることができる。
〈実施例〉
以下、本発明を図示の実施例により詳細に説明する。
第１図は本発明のマスタースライス方式の半導体集積回
路装置（ＬＳＩ）の一実施例を示す模式図であり、１．
４は論理回路部、２はインバータ２ａを多段接続してな
り、上記論理回路部１からの人力信号を遅延させて出力
する遅延回路部、３はこの遅延回路部２の出力信号のレ
ベルを上げて上記論理回路部４へ伝送するレベル変換回
路部、５は上記論理回路部１．４およびレベル変換回路
部３へ７１１源電圧Ｖｃｃを供給する論理回路用電源供
給線、６は上記遅延回路部２とレベル変換回路部３へ上
記電源電圧Ｖｃｃよりも低い電源電圧Ｖｃｃ’を供給す
る遅延回路用電源供給線であり、上記各回路部１．２，
３．４は、具体的にはマスタウェハにアレイ状に作り込
まれた同一サイズのＭＯＳＦＥＴ（ＭＯ８形電界効果ト
ラジジスタ）を相互に適宜接続して構成される。
路装置（ＬＳＩ）の一実施例を示す模式図であり、１．
４は論理回路部、２はインバータ２ａを多段接続してな
り、上記論理回路部１からの人力信号を遅延させて出力
する遅延回路部、３はこの遅延回路部２の出力信号のレ
ベルを上げて上記論理回路部４へ伝送するレベル変換回
路部、５は上記論理回路部１．４およびレベル変換回路
部３へ７１１源電圧Ｖｃｃを供給する論理回路用電源供
給線、６は上記遅延回路部２とレベル変換回路部３へ上
記電源電圧Ｖｃｃよりも低い電源電圧Ｖｃｃ’を供給す
る遅延回路用電源供給線であり、上記各回路部１．２，
３．４は、具体的にはマスタウェハにアレイ状に作り込
まれた同一サイズのＭＯＳＦＥＴ（ＭＯ８形電界効果ト
ラジジスタ）を相互に適宜接続して構成される。
第２図は、上記レベル変換回路部３の構成例を示す回路
図である。このレベル変換回路部３は、Ｎ。
図である。このレベル変換回路部３は、Ｎ。
ＰチャンネルＦＥＴ（Ｔｎ、Ｔｐ）からなる前段のＣＭ
ＯＳインバータＩＯと、ＮチャンネルＦＥＴ（Ｔｎ）を
夫々３個並列接続してなる第１および第２並列！？ＥＴ
１１．１２と、ＰチャンネルＦＥＴ（Ｔｐ）を夫々３個
直列接続してなる第１および第２直列ＦＥＴ１３，１４
と、後段のインバータ１５からなる。
ＯＳインバータＩＯと、ＮチャンネルＦＥＴ（Ｔｎ）を
夫々３個並列接続してなる第１および第２並列！？ＥＴ
１１．１２と、ＰチャンネルＦＥＴ（Ｔｐ）を夫々３個
直列接続してなる第１および第２直列ＦＥＴ１３，１４
と、後段のインバータ１５からなる。
そして、いま入力端子ＩＮにＩ−Ｉの信号が人力されて
いるとすると、ＣＭＯＳインバータ１０のＦＥＴ （Ｔ
ｎ）および第２並列Ｆ’ＥＴ １２と第１直列ＦＥＴ
ｌ３がオンに、第１並列ＦＥＴＩＩと第２直列ＦＥ’ｌ
’１４がオフで、出力端子ＯＵ ’１”に１夏の信号が
出力されているとき、入力端子ＩＮにＬの信号が入力さ
れると、ＣＭＯＳインバータｌＯのＦＥ’ｒ（Ｔｐ）お
よび第１並列ｒｊＥＴ ｌ １がオンになり並列ＦＥＴ
１２がオフになる。このときノード１７は、第２並列Ｆ
’ＥＴ１２．第２直列１７ Ｅ’１’ １４が共にオフ
になるため電位か定まらないが、ノード１６の電位は第
１並列ｒ；’Ｅｑ”ｔｔがオンしており、この能力が第
１直列ＦＥＴ ｌ ３より高いためノード！７と同電位
である第１直列ＦＥＴ１３の入力にかかわらず、ノード
１６の電位はＬになる。この結果、第２直列ＦＥＴ１４
がオンに、第１直列ＦＥＴ１３がオフになって、出力端
子００′ｒにＬの信号が出力されるようになっている。
いるとすると、ＣＭＯＳインバータ１０のＦＥＴ （Ｔ
ｎ）および第２並列Ｆ’ＥＴ １２と第１直列ＦＥＴ
ｌ３がオンに、第１並列ＦＥＴＩＩと第２直列ＦＥ’ｌ
’１４がオフで、出力端子ＯＵ ’１”に１夏の信号が
出力されているとき、入力端子ＩＮにＬの信号が入力さ
れると、ＣＭＯＳインバータｌＯのＦＥ’ｒ（Ｔｐ）お
よび第１並列ｒｊＥＴ ｌ １がオンになり並列ＦＥＴ
１２がオフになる。このときノード１７は、第２並列Ｆ
’ＥＴ１２．第２直列１７ Ｅ’１’ １４が共にオフ
になるため電位か定まらないが、ノード１６の電位は第
１並列ｒ；’Ｅｑ”ｔｔがオンしており、この能力が第
１直列ＦＥＴ ｌ ３より高いためノード！７と同電位
である第１直列ＦＥＴ１３の入力にかかわらず、ノード
１６の電位はＬになる。この結果、第２直列ＦＥＴ１４
がオンに、第１直列ＦＥＴ１３がオフになって、出力端
子００′ｒにＬの信号が出力されるようになっている。
入力がＬから１１に変わったときも同様に第２直列ＦＥ
Ｔ１４と第２並列ｒ’ＥＴ ｌ ２の能力差によりＩ−
１が出力される。
Ｔ１４と第２並列ｒ’ＥＴ ｌ ２の能力差によりＩ−
１が出力される。
第３図は、第１図、第２図に示した実施例の具体的パタ
ーンを示す平面図である。このＬＳＩは、第３図に示す
基板の左側に縦方向に等間隔をおいて矩形のＮ拡散領域
２０を、右側に同様に矩形のＰ拡散領域２１を夫々形成
し、各Ｎ拡散領域２０に延在する一対のポリシリコンゲ
ート（Ｇ ｎ、 Ｇ ｎ）を形成してＮチャンネルＦＥ
Ｔ（Ｔｎ）となす一方、各ＰｔＭ領域２■に延在する一
対のポリシリコンゲート（Ｇｐ、Ｇｐ）を形成してＰチ
ャンネルＦ’ＥＴ（Ｔ［））となすとともに、左のＮヂ
ャンネル側に接地線ＧＮＤを、右のＰヂャンネル側にＶ
ｃｃ、 Ｖ ｃｃ’を供給する電源供給線５．６を夫
々縦に形成してなる。
ーンを示す平面図である。このＬＳＩは、第３図に示す
基板の左側に縦方向に等間隔をおいて矩形のＮ拡散領域
２０を、右側に同様に矩形のＰ拡散領域２１を夫々形成
し、各Ｎ拡散領域２０に延在する一対のポリシリコンゲ
ート（Ｇ ｎ、 Ｇ ｎ）を形成してＮチャンネルＦＥ
Ｔ（Ｔｎ）となす一方、各ＰｔＭ領域２■に延在する一
対のポリシリコンゲート（Ｇｐ、Ｇｐ）を形成してＰチ
ャンネルＦ’ＥＴ（Ｔ［））となすとともに、左のＮヂ
ャンネル側に接地線ＧＮＤを、右のＰヂャンネル側にＶ
ｃｃ、 Ｖ ｃｃ’を供給する電源供給線５．６を夫
々縦に形成してなる。
そして、上記Ｎ、ＰヂャンネルＦ’ＥＴ（Ｔｎ、Ｔｐ）
、接地線ＣＮＤ、電源供給線５．６を互いに多数のコン
タクトホール２２を介して配線２３で適宜接続して回路
が構成され、図中の１〜４は、第１図の論理回路部１，
４、遅延回路部２、レベル変換回路部３に夫々対応して
いる。
、接地線ＣＮＤ、電源供給線５．６を互いに多数のコン
タクトホール２２を介して配線２３で適宜接続して回路
が構成され、図中の１〜４は、第１図の論理回路部１，
４、遅延回路部２、レベル変換回路部３に夫々対応して
いる。
即ち、上記遅延回路部２は、Ｎ、ＰチャンネルＦＥＴ（
Ｔｎ、Ｔｐ）からなるＣＭＯＳインバータ２ａ（第１図
参照）を５段直列接続してなり、論理回路部１からの入
ツＪ信号はゲートＧ、〜Ｇ、を経るたびに反転される。
Ｔｎ、Ｔｐ）からなるＣＭＯＳインバータ２ａ（第１図
参照）を５段直列接続してなり、論理回路部１からの入
ツＪ信号はゲートＧ、〜Ｇ、を経るたびに反転される。
また上記レベル変換回路部３は、第２図にも述べたよう
に、ＣＭＯＳインバータｌＯと、ＮチャンネルＦ’ＥＴ
（Ｔｎ）を夫々３個並列接続してなる第１および第２並
列ＦＥＴＩＩ、１２と、ＰチャンネルＦＥＴ（Ｔｐ）を
夫々３個直列接続してなる第１および第２直列ＦＢＴ１
３．＋４と、後段のＣＭＯＳインパーク１５からなる。
に、ＣＭＯＳインバータｌＯと、ＮチャンネルＦ’ＥＴ
（Ｔｎ）を夫々３個並列接続してなる第１および第２並
列ＦＥＴＩＩ、１２と、ＰチャンネルＦＥＴ（Ｔｐ）を
夫々３個直列接続してなる第１および第２直列ＦＢＴ１
３．＋４と、後段のＣＭＯＳインパーク１５からなる。
そして、レベル変換＠踏部３の最終段のドレインを、次
の論理回路部４の初段のゲートＧ１．に接続している。
の論理回路部４の初段のゲートＧ１．に接続している。
上記構成のＬＳＩの作用、動作について次に述べる。
遅延回路部２は、論理回路部！、４の電源電圧Ｖｃｃ（
例えば５Ｖ）よりも低い電源電圧Ｖｃｃ’（例えば２．
５Ｖ）で駆動されるため、論理回路部１から５段の各イ
ンバータ２ａを通過して論理回路部４に人力される信号
の遅延時間も、論理回路部１゜４における信号の遅延時
間よりも長くなる。従って、電源電圧Ｖｃｃで駆動され
る場合に比して少数個のインバータ２ａで同じ遅延時間
を実現することができ、所望の遅延時間を得るに必要な
Ｆ ＥＴ個敢が少なくて済み、論理回路部１．４等に、
より多くのＦ Ｅ Ｔを使用できるという利点がある。
例えば５Ｖ）よりも低い電源電圧Ｖｃｃ’（例えば２．
５Ｖ）で駆動されるため、論理回路部１から５段の各イ
ンバータ２ａを通過して論理回路部４に人力される信号
の遅延時間も、論理回路部１゜４における信号の遅延時
間よりも長くなる。従って、電源電圧Ｖｃｃで駆動され
る場合に比して少数個のインバータ２ａで同じ遅延時間
を実現することができ、所望の遅延時間を得るに必要な
Ｆ ＥＴ個敢が少なくて済み、論理回路部１．４等に、
より多くのＦ Ｅ Ｔを使用できるという利点がある。
なお、バックアップモード時や動作時の消費電流が大き
くてもよければ、上記レベル変換回路部３を第４図に示
すように構成することもできる。
くてもよければ、上記レベル変換回路部３を第４図に示
すように構成することもできる。
このレベル変換回路部３°は、第２図に示したＣＭＯＳ
インバータ１０のＰチャンネルＦＥＴ（ＴＩ））を、Ｐ
ＥＴ（ＴＩ））を３個直列接続してなる電源Ｖｃｃで駆
動される直列ＦＥＴ２５に、ＣＭＯＳインバータｌＯの
ＮチャンネルＦＥＴ（Ｔｎ）を、ＦＥＴ（Ｔｎ）を３個
並列接続してなる並列ＦＥＴ２６に夫々変更したもので
ある。このレベル変換回路３°では、直列インバータ２
５のソースＳｐに印加される電源電圧Ｖｃｃが、入力端
子ＩＮの信号レベル（Ｖ ｃｃ’ ）よりも大きいため
、Ｖ ｃｃ’に相当する＋（の信号が入力端子ＩＮに入
力されると、直列ＰＥＴ２５が完全にはオフにならず半
ば導通して、インバータ１５にＬの信号が入力され、こ
れが反転されて出力端子ＯＵＴにトｒの出力信号が得ら
れるが、導通した上記両インバータ２６．２５を介して
アースに貫通電流が流れ、消費電力が多くなり、またバ
ックアップモード時にも同様の欠点があるが、素子数が
少なくて済むという利点がある。
インバータ１０のＰチャンネルＦＥＴ（ＴＩ））を、Ｐ
ＥＴ（ＴＩ））を３個直列接続してなる電源Ｖｃｃで駆
動される直列ＦＥＴ２５に、ＣＭＯＳインバータｌＯの
ＮチャンネルＦＥＴ（Ｔｎ）を、ＦＥＴ（Ｔｎ）を３個
並列接続してなる並列ＦＥＴ２６に夫々変更したもので
ある。このレベル変換回路３°では、直列インバータ２
５のソースＳｐに印加される電源電圧Ｖｃｃが、入力端
子ＩＮの信号レベル（Ｖ ｃｃ’ ）よりも大きいため
、Ｖ ｃｃ’に相当する＋（の信号が入力端子ＩＮに入
力されると、直列ＰＥＴ２５が完全にはオフにならず半
ば導通して、インバータ１５にＬの信号が入力され、こ
れが反転されて出力端子ＯＵＴにトｒの出力信号が得ら
れるが、導通した上記両インバータ２６．２５を介して
アースに貫通電流が流れ、消費電力が多くなり、またバ
ックアップモード時にも同様の欠点があるが、素子数が
少なくて済むという利点がある。
第５図は、上記遅延回路部２等を構成する各ＦＥＴの駆
動電圧とゲート遅延時間の関係を示すグラフである。図
から明らかなように、電源電圧を１／２にするとゲート
遅延時間は略３〜４倍になる。従って、論理回路部１．
４の電源電圧Ｖｃｃ＝５■のとき、遅延回路部２のｆ、
源電圧Ｖｃｃ’−２゜５■とすれば、遅延回路部２を構
成するに必要な素子数は従来の１／３〜１／４まで削減
することができ、削減した素子を論理回路部１．４等に
使用することができる。
動電圧とゲート遅延時間の関係を示すグラフである。図
から明らかなように、電源電圧を１／２にするとゲート
遅延時間は略３〜４倍になる。従って、論理回路部１．
４の電源電圧Ｖｃｃ＝５■のとき、遅延回路部２のｆ、
源電圧Ｖｃｃ’−２゜５■とすれば、遅延回路部２を構
成するに必要な素子数は従来の１／３〜１／４まで削減
することができ、削減した素子を論理回路部１．４等に
使用することができる。
なお、本発明が上記実施例に限られないのはいうまでも
ない。
ない。
〈発明の効果〉
以上の説明で明らかなように、本発明のマスタースライ
ス方式の半導体集積回路装置は、遅延回路部に論理回路
部より低い電源電圧を供給して、個々の論理ゲートにお
ける信号遅延時間を延ばすことにより、遅延回路部の構
成に必要な素子数を従来の！／３〜ｌ／４程度に削減す
ることができ、削減した素子を他の回路部に有効に用い
ることができる。
ス方式の半導体集積回路装置は、遅延回路部に論理回路
部より低い電源電圧を供給して、個々の論理ゲートにお
ける信号遅延時間を延ばすことにより、遅延回路部の構
成に必要な素子数を従来の！／３〜ｌ／４程度に削減す
ることができ、削減した素子を他の回路部に有効に用い
ることができる。
第１図は本発明のマスタースライス方式のＬＳＩの一実
施例を示す模式図、第２図は第１図のレベル変換回路部
の一例を示す回路図、第３図は上記実施例の具体的パタ
ーンを示す平面図、第４図は変換回路部の他の例を示す
回路図、第５図はＦＥＴの駆動電圧とゲート遅延時間の
関係を示す図である。 １．４・・・論理回路部、 ２・・・遅延回路部、２ａ
・・・インバータ、３・・・レベル変換回路部、５・・
・論理回路用電源供給線、 ６・・・遅延回路用電源供給線。
施例を示す模式図、第２図は第１図のレベル変換回路部
の一例を示す回路図、第３図は上記実施例の具体的パタ
ーンを示す平面図、第４図は変換回路部の他の例を示す
回路図、第５図はＦＥＴの駆動電圧とゲート遅延時間の
関係を示す図である。 １．４・・・論理回路部、 ２・・・遅延回路部、２ａ
・・・インバータ、３・・・レベル変換回路部、５・・
・論理回路用電源供給線、 ６・・・遅延回路用電源供給線。
Claims (1)
- （１）同一サイズのトランジスタをアレイ状に配置して
なるマスタースライス方式の半導体集積回路装置におい
て、論理回路部と、この論理回路部に給電する論理回路
用電源供給線と、入力信号を遅延させて出力する遅延回
路部と、上記論理回路用電源供給線と別系統であって上
記遅延回路部に給電する遅延回路用電源供給線とを備え
たことを特徴とする半導体集積回路装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2617588A JPH01200647A (ja) | 1988-02-04 | 1988-02-04 | 半導体集積回路装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2617588A JPH01200647A (ja) | 1988-02-04 | 1988-02-04 | 半導体集積回路装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH01200647A true JPH01200647A (ja) | 1989-08-11 |
Family
ID=12186199
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2617588A Pending JPH01200647A (ja) | 1988-02-04 | 1988-02-04 | 半導体集積回路装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH01200647A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7007257B2 (en) | 2002-05-22 | 2006-02-28 | Renesas Technology Corp. | Automatic placement and routing apparatus for designing integrated circuit that controls its timing using multiple power supplies |
-
1988
- 1988-02-04 JP JP2617588A patent/JPH01200647A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7007257B2 (en) | 2002-05-22 | 2006-02-28 | Renesas Technology Corp. | Automatic placement and routing apparatus for designing integrated circuit that controls its timing using multiple power supplies |
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