JPS5990426A - ３ステ−トバツフア回路 - Google Patents
３ステ−トバツフア回路Info
- Publication number
- JPS5990426A JPS5990426A JP57200210A JP20021082A JPS5990426A JP S5990426 A JPS5990426 A JP S5990426A JP 57200210 A JP57200210 A JP 57200210A JP 20021082 A JP20021082 A JP 20021082A JP S5990426 A JPS5990426 A JP S5990426A
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- JP
- Japan
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- signal
- input
- gate
- output
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- Pending
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-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/02—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components
- H03K19/08—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices
- H03K19/094—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices using field-effect transistors
- H03K19/09425—Multistate logic
- H03K19/09429—Multistate logic one of the states being the high impedance or floating state
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の技術分野〕
本発明はバッファ回路に係り、特にＩＣの出力端子用等
に用いろ場合にＴ ’Ｉ’ Ｌ （Ｔｒａｎｓｉｓｔｅ
ｒＴｒａｎｓｉｓｔｅｒ Ｌｏｇｉｃ）と互換性をもた
せ７ｔ（ＴＴＬコンパチブル）に好適な３ステ一トバツ
フア回路に関するものである。
に用いろ場合にＴ ’Ｉ’ Ｌ （Ｔｒａｎｓｉｓｔｅ
ｒＴｒａｎｓｉｓｔｅｒ Ｌｏｇｉｃ）と互換性をもた
せ７ｔ（ＴＴＬコンパチブル）に好適な３ステ一トバツ
フア回路に関するものである。
ＩＣの出力端子として３ステ一トバツフア回路が中いら
れる。この３ステ一トバツフア回路とは、入力出力の状
態に＊ Ｑ Ｉｌ、 ％％ １ “の２つの論理レベ
ルの池に高インピーダンス状態の合わせて３つの状Ｂｗ
有するバッファ回路のことである〇第１図にクロックド
ＣＭＯＳインバータを利用した３ステ一トバツフア回路
の例を示す。、８１図において（ａ）は記号を示し、（
ｂ）にその具体的な回路を示しである。このバッファ回
路は制御信号ＥＩがＮ１″レベルのとき出力信号０１に
入力信号１１の反転信号が得られ、制御信号Ｅ１がＸＸ
ｏ“レベルのとき出力が高イ〉′ピーダンスとなる。こ
のバッファ回路の問題点は制御信号としてＥＩと石の２
種類の制御信号を必要とすることである。また、このバ
ッファ回路はクロックドＣＭＯＳインバータを利用して
おり、ＰチャンネルトランジスタＱＰ１．ＱＰ１および
ＮチャンネルトランジスタＱＮｌｌＱＮ２のそれぞれを
谷２個厘列に接続して構成されているため（第１図（ｂ
））、出力に人容欝の負荷が接続された場合、その負荷
への充放成は各動作時において２個の直列トランジスタ
ＱＰ＋、 ＱＰｘ’ｌたはＱＮ＋。
れる。この３ステ一トバツフア回路とは、入力出力の状
態に＊ Ｑ Ｉｌ、 ％％ １ “の２つの論理レベ
ルの池に高インピーダンス状態の合わせて３つの状Ｂｗ
有するバッファ回路のことである〇第１図にクロックド
ＣＭＯＳインバータを利用した３ステ一トバツフア回路
の例を示す。、８１図において（ａ）は記号を示し、（
ｂ）にその具体的な回路を示しである。このバッファ回
路は制御信号ＥＩがＮ１″レベルのとき出力信号０１に
入力信号１１の反転信号が得られ、制御信号Ｅ１がＸＸ
ｏ“レベルのとき出力が高イ〉′ピーダンスとなる。こ
のバッファ回路の問題点は制御信号としてＥＩと石の２
種類の制御信号を必要とすることである。また、このバ
ッファ回路はクロックドＣＭＯＳインバータを利用して
おり、ＰチャンネルトランジスタＱＰ１．ＱＰ１および
ＮチャンネルトランジスタＱＮｌｌＱＮ２のそれぞれを
谷２個厘列に接続して構成されているため（第１図（ｂ
））、出力に人容欝の負荷が接続された場合、その負荷
への充放成は各動作時において２個の直列トランジスタ
ＱＰ＋、 ＱＰｘ’ｌたはＱＮ＋。
ＱＮａを西じて行われろことになる。この場合、回路時
定数が大ぎく、高速動作させるためには直列トランジス
タのチャンネル幅を相当大きくしなければならない。そ
の結果、ＩＣ基板上のパターン面積が大きくなってしま
うこととなる。
定数が大ぎく、高速動作させるためには直列トランジス
タのチャンネル幅を相当大きくしなければならない。そ
の結果、ＩＣ基板上のパターン面積が大きくなってしま
うこととなる。
次に、第２図に他の例を示す。このバッファ回路は、入
力信号■２と制御信号Ｅ２を入力とするＮＡＮＤゲート
３の出力がＣＭＯＳインバータのＰチャンネルトランジ
スタ５のゲートに接続され、入力信号Ｉ！およびインバ
ータ２を介して反転された制御信号Ｅ２を入力とするＮ
ＯＲゲート４がＮチャンネルトラ〉′ジスタロのゲート
に接続されて構成されたものである。出力はＰチャンネ
ルトランジスタ５とＮチャンネルトランジスタ６の共通
ドレイン接続部から導出され、出力信号Ｏ！を生じろ。
力信号■２と制御信号Ｅ２を入力とするＮＡＮＤゲート
３の出力がＣＭＯＳインバータのＰチャンネルトランジ
スタ５のゲートに接続され、入力信号Ｉ！およびインバ
ータ２を介して反転された制御信号Ｅ２を入力とするＮ
ＯＲゲート４がＮチャンネルトラ〉′ジスタロのゲート
に接続されて構成されたものである。出力はＰチャンネ
ルトランジスタ５とＮチャンネルトランジスタ６の共通
ドレイン接続部から導出され、出力信号Ｏ！を生じろ。
９１
ＶＤＤは正側電圧、ＶＳＳは接地１１尤位を示し２てい
る０ この回路は、制御信号Ｅ２が９１“レベルのとき出力信
号に入力信号■２と同相の信号が得られ、制御１６号Ｅ
２カー〇 “レベルのとき出力は篩インピーダンスとな
る、 この回路の問題点は、制御信号がＥ２とＥ２の２種頑必
’５となることに加えて、出力信号０２が入力信号■２
と同相になるために逆相信号が欲しい場合に何らかの手
段が必要となることである。逆相信号を得ろためには１
例えば第３図に示すように入力部にインバータ７を介挿
する心安がある。しかしこのようにてろと入力が高イン
ピーダンス状態のときインバータ７の入力信号レベルが
不定となり、ゝ０ “レベルか１１ ルベルかが定まら
ず、ｐチ “ヤンネルトランジスタ５およびＮチャンネ
ルトランジスタ６の両方共に導通して貫通電流が流れろ
。
る０ この回路は、制御信号Ｅ２が９１“レベルのとき出力信
号に入力信号■２と同相の信号が得られ、制御１６号Ｅ
２カー〇 “レベルのとき出力は篩インピーダンスとな
る、 この回路の問題点は、制御信号がＥ２とＥ２の２種頑必
’５となることに加えて、出力信号０２が入力信号■２
と同相になるために逆相信号が欲しい場合に何らかの手
段が必要となることである。逆相信号を得ろためには１
例えば第３図に示すように入力部にインバータ７を介挿
する心安がある。しかしこのようにてろと入力が高イン
ピーダンス状態のときインバータ７の入力信号レベルが
不定となり、ゝ０ “レベルか１１ ルベルかが定まら
ず、ｐチ “ヤンネルトランジスタ５およびＮチャンネ
ルトランジスタ６の両方共に導通して貫通電流が流れろ
。
貫通電流が流れろということは消費電力が増大すること
であり、ＣＭ ＯＳの特徴であるイ氏消費市力のメリッ
トを有効に生かせないことを意味する。
であり、ＣＭ ＯＳの特徴であるイ氏消費市力のメリッ
トを有効に生かせないことを意味する。
（０）
また、第２図のバッファ回路？：Ｉｃの出力端子として
使用する場合、回路出力をＴＴＬコンパチブルとするた
めにＮチャンネルトランジスタ６のチャンネル幅を一般
に大きくするので、それを駆動スるために前段のトラン
ジスタのチャンネル幅を通常より大きくする必要がある
。このとき、ＮＯＲゲート４のＰチャンネルトランジス
タＱＰ＋。
使用する場合、回路出力をＴＴＬコンパチブルとするた
めにＮチャンネルトランジスタ６のチャンネル幅を一般
に大きくするので、それを駆動スるために前段のトラン
ジスタのチャンネル幅を通常より大きくする必要がある
。このとき、ＮＯＲゲート４のＰチャンネルトランジス
タＱＰ＋。
ＱＰ２が直列に接続されているので、ＱＲ，ＱＰ＊のチ
ャンネル幅を２倍に大きくしなければならず、したがっ
てデバイスのパターン面積の増大を招来することとなる
。
ャンネル幅を２倍に大きくしなければならず、したがっ
てデバイスのパターン面積の増大を招来することとなる
。
本発明は、ＩＣの出力端子として用いられた場合に出力
に入力信号と逆相の信号を得ろことができ、入力が高イ
ンピーダンス状態でも制御信号によって出力状態を決定
することができ、かつ出力の低レベル出力電流（■。Ｌ
）を多くとりたい場合でも小さなチャンネル幅のトラン
ジスタを用いることが可能な３ステ一トバツフア回路を
提供することを目的とする。
に入力信号と逆相の信号を得ろことができ、入力が高イ
ンピーダンス状態でも制御信号によって出力状態を決定
することができ、かつ出力の低レベル出力電流（■。Ｌ
）を多くとりたい場合でも小さなチャンネル幅のトラン
ジスタを用いることが可能な３ステ一トバツフア回路を
提供することを目的とする。
（４）
〔発明の概要〕
上記目的を達成するために、本発明によろ３ステ一トバ
ツフア回路は、最終段のＣＭＯＳインバータのＮチャン
ネルトランジスタを駆動する前段トランジスタにインバ
ータを用い、かつ、制御信号な一相とした点に特徴を有
する。前段トランジスタにインバータを用いたのは、イ
ンバータがチャンネル幅を大きくしやすいからである。
ツフア回路は、最終段のＣＭＯＳインバータのＮチャン
ネルトランジスタを駆動する前段トランジスタにインバ
ータを用い、かつ、制御信号な一相とした点に特徴を有
する。前段トランジスタにインバータを用いたのは、イ
ンバータがチャンネル幅を大きくしやすいからである。
以下、本発明による３ステ一トバツフア回路の実施例に
ついて詳述する。
ついて詳述する。
第５図に本発明による３ステ一トバツフア回路の例を示
す。第５図において、第２図と同一の部分には同一の符
号を付して以下説明する〇入力段にＮＡＮＤゲート１０
が皆かれ、その一方の入力端に入力信号工６が入力され
る。この入力信号■６が直接入力されるのはこの第１ゲ
ート１０のみである。ＮＡＮＤゲート１０の出力信号ａ
はインバータ１１および第２ＮＡＮＤゲート３の一方の
入力端に与えられろ。インバータ１１の出力信−号すは
Ｎチャンネルトランジスタ６のゲートに与えられる。
す。第５図において、第２図と同一の部分には同一の符
号を付して以下説明する〇入力段にＮＡＮＤゲート１０
が皆かれ、その一方の入力端に入力信号工６が入力され
る。この入力信号■６が直接入力されるのはこの第１ゲ
ート１０のみである。ＮＡＮＤゲート１０の出力信号ａ
はインバータ１１および第２ＮＡＮＤゲート３の一方の
入力端に与えられろ。インバータ１１の出力信−号すは
Ｎチャンネルトランジスタ６のゲートに与えられる。
第２ＮＡＮＤゲート３の他方の入力端には制御信号Ｅ６
が入力され、その出力信号ＣはＰチャンネルＩ・ランジ
スタ５のゲートに入力される。Ｏｓは出力信号であるＯ
Ｐチャンネルトランジスタ５のソースには正側電源電圧
ＶＤＤが与えられ、Ｎチャンネルトランジスタ６のソー
スには接地電位ＶＳＳが与えられろ。
が入力され、その出力信号ＣはＰチャンネルＩ・ランジ
スタ５のゲートに入力される。Ｏｓは出力信号であるＯ
Ｐチャンネルトランジスタ５のソースには正側電源電圧
ＶＤＤが与えられ、Ｎチャンネルトランジスタ６のソー
スには接地電位ＶＳＳが与えられろ。
以上のようＫＩＮ成した本発明て係ろバッファ回路では
制ｆｉ１’ 信号Ｅ５が１０“レベルのとき入力信号Ｉ
５のレベル状態とは全く無関係にＮチャンネルトランジ
スタ６カゲート信号すがＮＯ“レベルとなり％Ｐチャン
ネルトランジスタ５のゲート入力信号Ｃが１１“レベル
となる。その結果、出力端は高インピーダンスとなる。
制ｆｉ１’ 信号Ｅ５が１０“レベルのとき入力信号Ｉ
５のレベル状態とは全く無関係にＮチャンネルトランジ
スタ６カゲート信号すがＮＯ“レベルとなり％Ｐチャン
ネルトランジスタ５のゲート入力信号Ｃが１１“レベル
となる。その結果、出力端は高インピーダンスとなる。
次に、制御信号Ｅ６が１０“レベルのときは１１号す、
ｃ共に入力信号■６と同相の信号となり、出力信号０５
は入力信号と逆相罠なる。
ｃ共に入力信号■６と同相の信号となり、出力信号０５
は入力信号と逆相罠なる。
以上のような本発明の構成によれば、一種類の制御信号
（Ｅ６）により入力信号（ム）と逆相の出力信号（０５
）を得ることができる。また、ｆｌｊｌｌ崩１′信号が
一種類でよいため、従来（例えば、第３図）のように反
転信号を作るためのインバータ（７）ｔ、５よびそのた
めの配、腺が不要となる。
（Ｅ６）により入力信号（ム）と逆相の出力信号（０５
）を得ることができる。また、ｆｌｊｌｌ崩１′信号が
一種類でよいため、従来（例えば、第３図）のように反
転信号を作るためのインバータ（７）ｔ、５よびそのた
めの配、腺が不要となる。
また、出力４ＴＴＬコンパチブルとするような場合にお
いて、出力の低レベル出力電流（Ｉｆ）Ｌ ）を大きく
とりたい場合には、一般にＮチャンネルトランジスタ（
６）のチャンネル１旧す犬きくするのが普通であるが、
その場合に前段トランジスタのチャンネル幅を通常より
大きくする必９がある。そこで、本発明ておいては前段
てインバータθのを用いているためチャンネル幅は第２
図に示したノア回路の場合よりも小さくてよい。なぜな
ら、第４図に示すようにＮＯＲゲート（４）には直列ト
ランジスタＱＰ＋、ＱＰａが存在するのに対し、本発明
の場合はインバータを用いているから１つのトランジス
タで済むからである。その結果、パターン面積も小さく
てよいことになる。
いて、出力の低レベル出力電流（Ｉｆ）Ｌ ）を大きく
とりたい場合には、一般にＮチャンネルトランジスタ（
６）のチャンネル１旧す犬きくするのが普通であるが、
その場合に前段トランジスタのチャンネル幅を通常より
大きくする必９がある。そこで、本発明ておいては前段
てインバータθのを用いているためチャンネル幅は第２
図に示したノア回路の場合よりも小さくてよい。なぜな
ら、第４図に示すようにＮＯＲゲート（４）には直列ト
ランジスタＱＰ＋、ＱＰａが存在するのに対し、本発明
の場合はインバータを用いているから１つのトランジス
タで済むからである。その結果、パターン面積も小さく
てよいことになる。
【図面の簡単な説明】
（ｌ）
第１図（ａ）は従来の３ステートバツフアとしてのクロ
ックドＣＭＯＳインバータ？記号で示す図。 （ｂ）はその具体的回路図。 第２図、第３図は従来の３ステ一トバツフア回路の他の
例な示す回路図、 ゛ 第４図はＮＯＲゲートの具体的な回路図、第５図は本発
明による３ステ一トバツフア回路の実施例を示す回路図
である。 ３・・・ＮＡＮＤゲート、５・・・Ｐチャンネルトラン
ジスタ、６・・・Ｎチャンネルトランジスタ、１０・・
・第１ＮＡＮＤゲート、１１・・・インバータ。 Ｉ６・・・入力信号、Ｅ！・・・制御信号、０６・・・
出力信号０ 出願人代理人 猪 股 清（８） 第１図 （０） 鴇２Ｍ ＤＤ 栴３図 ′＃１５図 Ｖ：）５
ックドＣＭＯＳインバータ？記号で示す図。 （ｂ）はその具体的回路図。 第２図、第３図は従来の３ステ一トバツフア回路の他の
例な示す回路図、 ゛ 第４図はＮＯＲゲートの具体的な回路図、第５図は本発
明による３ステ一トバツフア回路の実施例を示す回路図
である。 ３・・・ＮＡＮＤゲート、５・・・Ｐチャンネルトラン
ジスタ、６・・・Ｎチャンネルトランジスタ、１０・・
・第１ＮＡＮＤゲート、１１・・・インバータ。 Ｉ６・・・入力信号、Ｅ！・・・制御信号、０６・・・
出力信号０ 出願人代理人 猪 股 清（８） 第１図 （０） 鴇２Ｍ ＤＤ 栴３図 ′＃１５図 Ｖ：）５
Claims (1)
- 【特許請求の範囲】 入力信号および一相の制御１言号が入力されろゲート回
路と、このゲート回路の出力信号の＝ Ｏｆ！ Ｙ反転
させろ反転回路と、前記ゲート回路の出力信号および制
御信号が入力されるナントゲートと。 このナントゲートの出力信号がゲートに入力されろ第１
導電形トランジスタと、前記反転回路の出力信号がゲー
トに入力されて第１導電形トランジスタのドレインとド
レイン同士が共通接続されて出力端子となった第２導電
形トランジスタと、馨１１ｍえたことな特徴とする３ス
テ一トバツフア回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57200210A JPS5990426A (ja) | 1982-11-15 | 1982-11-15 | ３ステ−トバツフア回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57200210A JPS5990426A (ja) | 1982-11-15 | 1982-11-15 | ３ステ−トバツフア回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS5990426A true JPS5990426A (ja) | 1984-05-24 |
Family
ID=16420636
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57200210A Pending JPS5990426A (ja) | 1982-11-15 | 1982-11-15 | ３ステ−トバツフア回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5990426A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62188448A (ja) * | 1986-02-13 | 1987-08-18 | Nec Corp | デ−タバス回路 |
| JPH0490619A (ja) * | 1990-08-03 | 1992-03-24 | Toyota Motor Corp | トライステート出力回路 |
-
1982
- 1982-11-15 JP JP57200210A patent/JPS5990426A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62188448A (ja) * | 1986-02-13 | 1987-08-18 | Nec Corp | デ−タバス回路 |
| JPH0490619A (ja) * | 1990-08-03 | 1992-03-24 | Toyota Motor Corp | トライステート出力回路 |
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