JPH01200650A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
- Publication number
- JPH01200650A JPH01200650A JP2597088A JP2597088A JPH01200650A JP H01200650 A JPH01200650 A JP H01200650A JP 2597088 A JP2597088 A JP 2597088A JP 2597088 A JP2597088 A JP 2597088A JP H01200650 A JPH01200650 A JP H01200650A
- Authority
- JP
- Japan
- Prior art keywords
- insulating film
- film
- wiring material
- wiring
- semiconductor substrate
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Landscapes
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
この発明は、大規模集積回路（ＬＳＩ）、特に多層配線
の製造方法に関するものである。
の製造方法に関するものである。
例えば第６図〜第１１図は従来のＬＳＩにおける半導体
基板と配線間における接続（コンタクトホール〕や多ノ
ー配線間における接続（スルーホール）の形成プロセス
フロー図である。まず第６図のように半導体基板【１）
上にＩＰ３繰膜（２）を形成させ、さらに第７図のよう
にレジスト（３）ｔ−塗布、パターンニングを行い％そ
のレジストｌマスクとしてエツ＋ｙグヲ行いコンタクト
ホールを開孔スル。ソシて第８図のように配線材料（４
）を堆積させ、その配線材料の上に第９図のように絶縁
膜を形成する。
基板と配線間における接続（コンタクトホール〕や多ノ
ー配線間における接続（スルーホール）の形成プロセス
フロー図である。まず第６図のように半導体基板【１）
上にＩＰ３繰膜（２）を形成させ、さらに第７図のよう
にレジスト（３）ｔ−塗布、パターンニングを行い％そ
のレジストｌマスクとしてエツ＋ｙグヲ行いコンタクト
ホールを開孔スル。ソシて第８図のように配線材料（４
）を堆積させ、その配線材料の上に第９図のように絶縁
膜を形成する。
その絶縁膜上に再度レジストｔ３１ ｋ 塗布−パター
ンニングを行い、そのレジストをマスクとしてエツチン
グを行いスルーホールを開孔する。（第１０図）そして
第１１図のように配線材料（４）を堆積させる。以上の
よう、を工程ｔくり返して半導体基板お工び多層配線間
のコンタクトを形成している。
ンニングを行い、そのレジストをマスクとしてエツチン
グを行いスルーホールを開孔する。（第１０図）そして
第１１図のように配線材料（４）を堆積させる。以上の
よう、を工程ｔくり返して半導体基板お工び多層配線間
のコンタクトを形成している。
従来ＯＬ Ｓ Ｉでは以上のようにして半４万基板や多
層配線間のコノタクト２形成しているので。
層配線間のコノタクト２形成しているので。
多層配線になればなるほど７ノスト塗布ｆパターンニン
グ、エツチングなどの工程数が多くなるためプロセスが
複雑となシ、しかも開化部分に段差を生じるため平坦性
が悪くなるといった問題点かあつ几。
グ、エツチングなどの工程数が多くなるためプロセスが
複雑となシ、しかも開化部分に段差を生じるため平坦性
が悪くなるといった問題点かあつ几。
この発明は上記のような問題点を解消するためになされ
たもので、型造プロセスを簡略化できるとともに、平坦
性の良い多層配線膜を形成することを目的とする。
たもので、型造プロセスを簡略化できるとともに、平坦
性の良い多層配線膜を形成することを目的とする。
この発明における半導体基板および多層配線間の接続形
成方法は、配線材料と絶縁膜より成る積層構造を形成後
、同時にその積層をエツチングして開孔し、その穴に配
線材料を埋め込むことにある。
成方法は、配線材料と絶縁膜より成る積層構造を形成後
、同時にその積層をエツチングして開孔し、その穴に配
線材料を埋め込むことにある。
この発明では、多層配線膜および絶縁膜↓りなる積層を
エツチングし、その穴に配線材料を埋め込むことにより
、プロセスは簡略化され、同時に平坦性の良い配線膜が
形成される。
エツチングし、その穴に配線材料を埋め込むことにより
、プロセスは簡略化され、同時に平坦性の良い配線膜が
形成される。
この発明の実施例ｉｙ１ｇｔ図について説明する。
第１図はこの発明の一実施例による半導体基板（１）お
よび多層配線膜（４）の接続を表した図である。図にお
いて＋２）は絶縁膜、（５１は配線材料を埋め込んだコ
ンタクトホール・スルーホールでアル。
よび多層配線膜（４）の接続を表した図である。図にお
いて＋２）は絶縁膜、（５１は配線材料を埋め込んだコ
ンタクトホール・スルーホールでアル。
第２図〜第４図は第１図にｆ＆６までのプロセスを示す
図で、まず第２図のように半導体基板＋１１上に絶縁膜
（２）と配線材料（４）を交互に堆積して積層膜を形成
する０そして第二３図のようにＶジスｈ ＋３１ ｋ塗
布、パター／ユングを行い、ソのＶシスト’１マスクと
してエツチングを行い、必要なところまで開孔する。そ
して七の開孔したところへ第４図に示すように１例えば
化学気相成長法（ＣＶＤ ）により配線材料１５１ ′
ｔ−埋め込む。そして第１図のように絶縁膜及び埋め込
み層上に配線材料を堆積させ。
図で、まず第２図のように半導体基板＋１１上に絶縁膜
（２）と配線材料（４）を交互に堆積して積層膜を形成
する０そして第二３図のようにＶジスｈ ＋３１ ｋ塗
布、パター／ユングを行い、ソのＶシスト’１マスクと
してエツチングを行い、必要なところまで開孔する。そ
して七の開孔したところへ第４図に示すように１例えば
化学気相成長法（ＣＶＤ ）により配線材料１５１ ′
ｔ−埋め込む。そして第１図のように絶縁膜及び埋め込
み層上に配線材料を堆積させ。
半導体基板及び多層配線膜間を接続させる。このように
第２図→第３図→第４図→第１図のフローで多層配線膜
及びコンタクトホール成す扛ば、＃造プロセスは簡略化
され、しかも平坦性の良い多層配線膜が得られる。
第２図→第３図→第４図→第１図のフローで多層配線膜
及びコンタクトホール成す扛ば、＃造プロセスは簡略化
され、しかも平坦性の良い多層配線膜が得られる。
なお、上記実施例は半導体基板と多ノー配線膜。
特に二層配線までの接続について説明し友が、何層にも
わたる配板に適用してもよいし、第５図のように配繊間
同志の接続のみ適用してもよい。
わたる配板に適用してもよいし、第５図のように配繊間
同志の接続のみ適用してもよい。
さりにまｆｃ、三次元回路素子における回路量の接続に
用いてもよい。
用いてもよい。
〔発明の効果］
以上のようにこの発明によれば、絶縁膜と多層配線膜を
エツチングし、その穴に配線材料を埋め込むことにより
接続を図るから、プロセスは簡略化され同時に平坦性の
良い配線膜が得られる効果がある。
エツチングし、その穴に配線材料を埋め込むことにより
接続を図るから、プロセスは簡略化され同時に平坦性の
良い配線膜が得られる効果がある。
第１図はこの発明の一実施例による半導体基板と多層間
＠膜の接続の鯛遣方法説明図であシ、第２図〜第４図は
第１図に致るまでのプロでスフロー説明図である。また
第５図は不発明における他の実施例の説明図である。ま
７を第６図〜第１１図は従来のプロセスフロー説明図で
ある。 図において、口）は半導体基板、監２１は絶縁膜層。 （４）は配線材料膜、＋５１を配用材料理め込み層であ
る。 なお１図中同一符号は同一、又は相当部分を示す。
＠膜の接続の鯛遣方法説明図であシ、第２図〜第４図は
第１図に致るまでのプロでスフロー説明図である。また
第５図は不発明における他の実施例の説明図である。ま
７を第６図〜第１１図は従来のプロセスフロー説明図で
ある。 図において、口）は半導体基板、監２１は絶縁膜層。 （４）は配線材料膜、＋５１を配用材料理め込み層であ
る。 なお１図中同一符号は同一、又は相当部分を示す。
Claims (1)
- 半導体基板に絶縁膜と配線材料を交互に積層して絶縁
膜を最上に形成する第１の工程、上記最上絶縁膜上にレ
ジストを塗布、パターンニングを行い、そのレジストを
マスクとして上記絶縁膜と配線材料をエツチングにより
開孔する第２の工程、上記開孔に配線材料を埋め込む第
３の工程、上記最上絶縁膜及び配線材料理め込み層上に
配線材料膜を形成させる第４の工程を含む半導体装置の
製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2597088A JPH01200650A (ja) | 1988-02-04 | 1988-02-04 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2597088A JPH01200650A (ja) | 1988-02-04 | 1988-02-04 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH01200650A true JPH01200650A (ja) | 1989-08-11 |
Family
ID=12180590
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2597088A Pending JPH01200650A (ja) | 1988-02-04 | 1988-02-04 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH01200650A (ja) |
-
1988
- 1988-02-04 JP JP2597088A patent/JPH01200650A/ja active Pending
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP2964537B2 (ja) | 半導体装置およびその製造方法 | |
| JPS63104398A (ja) | 多層配線基板の製造方法 | |
| TW200427046A (en) | Substrate and process for fabricating the same | |
| JPH01200650A (ja) | 半導体装置の製造方法 | |
| JPS63102342A (ja) | 半導体集積回路装置の配線構造 | |
| JPH0340449A (ja) | 集積回路を有する半導体装置 | |
| JPS62254446A (ja) | 半導体装置 | |
| JP2001024056A (ja) | 半導体装置の多層配線装置及びその製造方法 | |
| JPH0927491A (ja) | 半導体装置 | |
| JPS5814626Y2 (ja) | 多層プリント板 | |
| JPH05183007A (ja) | 半導体基板等のパッド構造 | |
| JPS61256742A (ja) | 多層配線構造体及びその製造方法 | |
| JPS58216441A (ja) | 半導体装置の多層配線構造 | |
| JPH0946045A (ja) | 多層配線基板の製造方法 | |
| JPH01125847A (ja) | 半導体装置およびその製造方法 | |
| JPH0794490A (ja) | エッチング方法 | |
| JPH0536841A (ja) | 半導体装置及びその製造方法 | |
| JPS60124950A (ja) | 多層配線構造を有する半導体装置 | |
| JPH03205896A (ja) | 多層プリント回路基板の製造方法 | |
| JPH0837377A (ja) | 多層配線基板およびその製造方法 | |
| JPS62293644A (ja) | 半導体装置の製造方法 | |
| JPS58191450A (ja) | 多層配線構造 | |
| JPH04186627A (ja) | 半導体装置 | |
| JPS59117236A (ja) | 半導体装置 | |
| JPS62247550A (ja) | 半導体装置の製造方法 |