JPH0536841A - 半導体装置及びその製造方法 - Google Patents
半導体装置及びその製造方法Info
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- JPH0536841A JPH0536841A JP3193127A JP19312791A JPH0536841A JP H0536841 A JPH0536841 A JP H0536841A JP 3193127 A JP3193127 A JP 3193127A JP 19312791 A JP19312791 A JP 19312791A JP H0536841 A JPH0536841 A JP H0536841A
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- JP
- Japan
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- wiring
- insulating film
- layer
- film
- dry etching
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Abstract
(57)【要約】
【構成】 配線周囲空間を保持した状態で層間絶縁膜中
に配線を形成した半導体集積回路配線の構成及びその製
造方法。 【効果】 第１層配線４の周囲に空間６を形成し、スピ
ンオングラス膜３を用いて配線４を層間絶縁膜中に埋め
込む構造を適用する。素子の平坦性を保持した状態で配
線間容量の小さい配線をショートや断線の問題なしに最
上層だけでなく任意の層の配線に適用することが可能で
あり、配線間容量の小さい配線構造の多層配線化が可能
となる。
に配線を形成した半導体集積回路配線の構成及びその製
造方法。 【効果】 第１層配線４の周囲に空間６を形成し、スピ
ンオングラス膜３を用いて配線４を層間絶縁膜中に埋め
込む構造を適用する。素子の平坦性を保持した状態で配
線間容量の小さい配線をショートや断線の問題なしに最
上層だけでなく任意の層の配線に適用することが可能で
あり、配線間容量の小さい配線構造の多層配線化が可能
となる。
Description
【０００１】
【産業上の利用分野】本発明は、半導体装置に関するも
ので、特に詳しく言えば電界効果トランジスタの集積回
路に用いる配線及びその製造方法に関するものである。
ので、特に詳しく言えば電界効果トランジスタの集積回
路に用いる配線及びその製造方法に関するものである。
【０００２】
【従来の技術】図４は従来の半導体集積回路の配線構造
を示したものである。図４において図１、図２と等価な
部分については同一の番号又は記号を用いるものとす
る。図４(a)は、配線として層間絶縁膜上に直接配線４
を形成し、その上に層間絶縁膜１を堆積し、その上に第
２層配線５を形成した配線構造を示している。図４(b)
は第１層配線４と第２層配線５の間を空間としたエアー
ブリッジ配線構造を示している。
を示したものである。図４において図１、図２と等価な
部分については同一の番号又は記号を用いるものとす
る。図４(a)は、配線として層間絶縁膜上に直接配線４
を形成し、その上に層間絶縁膜１を堆積し、その上に第
２層配線５を形成した配線構造を示している。図４(b)
は第１層配線４と第２層配線５の間を空間としたエアー
ブリッジ配線構造を示している。
【０００３】
【発明が解決しようとする課題】しかしながら図４(a)
に示した従来の配線構造は、配線間に層間絶縁膜１が存
在するため、配線間容量が大きくなり、特に高周波動作
時に大きく影響を及ぼすという問題点を有していた。ま
た配線４の線厚が上層絶縁膜に反映されるため、素子の
平坦性を保つことができず、さらに上層に形成する配線
５の断線の問題が発生してしまう。図４(b)は配線間容
量の低減化を目的としたエアーブリッジ配線の構造を示
しているが、素子の平坦化がこのままの構造では不可能
であるためさらに上層の配線の作成を行なうことができ
ず、配線間容量の小さい配線構造を任意の層配線に用い
た多層配線構造を作製する事はできない。また、配線の
重みによって配線が途中でたわみ、配線ショートや断線
の原因となってしまう。そのためヤング率の高い金属を
用いて配線金属周囲を囲み、配線がたわまないよう保持
する方法も検討されている（電子情報通信学会技術研究
報告会 ED90-151 Vol.90 No.381 p.49参照）。
に示した従来の配線構造は、配線間に層間絶縁膜１が存
在するため、配線間容量が大きくなり、特に高周波動作
時に大きく影響を及ぼすという問題点を有していた。ま
た配線４の線厚が上層絶縁膜に反映されるため、素子の
平坦性を保つことができず、さらに上層に形成する配線
５の断線の問題が発生してしまう。図４(b)は配線間容
量の低減化を目的としたエアーブリッジ配線の構造を示
しているが、素子の平坦化がこのままの構造では不可能
であるためさらに上層の配線の作成を行なうことができ
ず、配線間容量の小さい配線構造を任意の層配線に用い
た多層配線構造を作製する事はできない。また、配線の
重みによって配線が途中でたわみ、配線ショートや断線
の原因となってしまう。そのためヤング率の高い金属を
用いて配線金属周囲を囲み、配線がたわまないよう保持
する方法も検討されている（電子情報通信学会技術研究
報告会 ED90-151 Vol.90 No.381 p.49参照）。
【０００４】しかしエアーブリッジ配線の場合、通常配
線厚が１〜２μｍと厚くなるため配線の加工性が悪くな
り微細化、多層化が困難となっている本発明は、かかる
点に鑑みてなされたもので、配線周囲の空間を形成した
配線を層間絶縁膜内に形成し、スピンオングラス膜を用
いて層間膜内に配線周囲の空間を保持したまま埋め込む
方法を用いる。また本発明は配線間容量の低減化と素子
の平坦化およびショートや断線のない安定な配線構造を
同時に実現することにより、優れた半導体集積回路の配
線及びその製造方法を提供することを目的としている。
線厚が１〜２μｍと厚くなるため配線の加工性が悪くな
り微細化、多層化が困難となっている本発明は、かかる
点に鑑みてなされたもので、配線周囲の空間を形成した
配線を層間絶縁膜内に形成し、スピンオングラス膜を用
いて層間膜内に配線周囲の空間を保持したまま埋め込む
方法を用いる。また本発明は配線間容量の低減化と素子
の平坦化およびショートや断線のない安定な配線構造を
同時に実現することにより、優れた半導体集積回路の配
線及びその製造方法を提供することを目的としている。
【０００５】
【課題を解決するための手段】本発明は上記課題を解決
する為、半導体集積回路素子の配線として、配線上に少
なくとも２種類以上のドライエッチングレートの異なる
絶縁膜をエッチングレートの高い順に堆積した絶縁膜層
を有し、最上層絶縁膜に形成した小孔を通してドライエ
ッチングレートの高い配線周囲の絶縁膜のみをドライエ
ッチングによって除去した空間を保持した状態で、スピ
ンオングラス膜を塗布、焼結した構成を有し、その上に
上層配線を形成することを特徴とする半導体集積回路の
配線構造を用いる。
する為、半導体集積回路素子の配線として、配線上に少
なくとも２種類以上のドライエッチングレートの異なる
絶縁膜をエッチングレートの高い順に堆積した絶縁膜層
を有し、最上層絶縁膜に形成した小孔を通してドライエ
ッチングレートの高い配線周囲の絶縁膜のみをドライエ
ッチングによって除去した空間を保持した状態で、スピ
ンオングラス膜を塗布、焼結した構成を有し、その上に
上層配線を形成することを特徴とする半導体集積回路の
配線構造を用いる。
【０００６】また、本発明は上記課題を解決する為、半
導体集積回路素子の配線として配線４を作製する工程
と、前記配線４上に層間膜１を堆積する工程と、前記層
間膜１上に、ドライエッチングによるエッチングレート
が層間膜１よりも非常に低い層間膜２を堆積する工程
と、前記配線４上部の前記層間膜２に前記配線４形状に
沿った多数の小孔を形成する工程と、前記小孔を通して
ドライエッチングによって配線４周辺の層間膜１を除去
する工程と、スピンオングラス膜３をその上から塗布
し、焼結する工程と、第２層配線として前記スピンオン
グラス膜３上に配線５を作成する工程を有することを特
徴とする半導体集積回路配線の製造方法を順次行なう。
導体集積回路素子の配線として配線４を作製する工程
と、前記配線４上に層間膜１を堆積する工程と、前記層
間膜１上に、ドライエッチングによるエッチングレート
が層間膜１よりも非常に低い層間膜２を堆積する工程
と、前記配線４上部の前記層間膜２に前記配線４形状に
沿った多数の小孔を形成する工程と、前記小孔を通して
ドライエッチングによって配線４周辺の層間膜１を除去
する工程と、スピンオングラス膜３をその上から塗布
し、焼結する工程と、第２層配線として前記スピンオン
グラス膜３上に配線５を作成する工程を有することを特
徴とする半導体集積回路配線の製造方法を順次行なう。
【０００７】
【作用】本発明は上記した構造により、配線間に存在す
る絶縁膜を除去し、配線周囲に空間を形成したまま層間
膜中に埋め込むことが可能となる。この場合の配線間容
量Ｃはスピンオングラス膜による容量をＣ1、配線上部
の空間による容量をＣ2とすると式１の様になる。
る絶縁膜を除去し、配線周囲に空間を形成したまま層間
膜中に埋め込むことが可能となる。この場合の配線間容
量Ｃはスピンオングラス膜による容量をＣ1、配線上部
の空間による容量をＣ2とすると式１の様になる。
【０００８】
１／Ｃ＝１／Ｃ1＋１／Ｃ2 ・・・ 式１
式１から明らかな様に、Ｃ2がＣ1に比べ非常に小さい場
合、ＣはほとんどＣ2に等しくなる。本配線構造におい
ては空間容量Ｃ2が非常に小さくなるため、配線間容量
Ｃも非常に小さく抑えることが可能となる。
合、ＣはほとんどＣ2に等しくなる。本配線構造におい
ては空間容量Ｃ2が非常に小さくなるため、配線間容量
Ｃも非常に小さく抑えることが可能となる。
【０００９】またこの配線構造により、各層でスピンオ
ングラス膜の塗布により素子の平坦化が実現されるた
め、配線間容量の小さな配線を任意の層の配線として用
いることが可能となる。また、この配線構造では配線直
下に空間が存在しないためエアーブリッジ配線での配線
のたわみによる配線ショートや断線の問題が生じない。
ングラス膜の塗布により素子の平坦化が実現されるた
め、配線間容量の小さな配線を任意の層の配線として用
いることが可能となる。また、この配線構造では配線直
下に空間が存在しないためエアーブリッジ配線での配線
のたわみによる配線ショートや断線の問題が生じない。
【００１０】また、本発明は請求項３に記載した製造方
法によって、配線周囲の空間を保持した状態で層間絶縁
膜内に配線を埋め込むと同時に素子の平坦化を実現する
ことが可能となる。これは、ドライエッチングに用いる
配線上部の絶縁膜に形成した小孔を塞ぐためにスピンオ
ングラス膜を塗布する工程を行なうためである。すなわ
ちスピンオングラス膜の表面張力により小孔内への塗布
膜の浸入を防ぐことが可能となり、このスピンオングラ
ス膜を焼結することにより前記小孔を塞ぐことが可能と
なる。さらにスピンオングラス膜を用いるため配線上の
平坦化も同時に行なわれることから、本配線構造を多層
化することが同時に可能となり、任意の層配線に配線間
容量の小さい配線構造を用いることが可能となる。
法によって、配線周囲の空間を保持した状態で層間絶縁
膜内に配線を埋め込むと同時に素子の平坦化を実現する
ことが可能となる。これは、ドライエッチングに用いる
配線上部の絶縁膜に形成した小孔を塞ぐためにスピンオ
ングラス膜を塗布する工程を行なうためである。すなわ
ちスピンオングラス膜の表面張力により小孔内への塗布
膜の浸入を防ぐことが可能となり、このスピンオングラ
ス膜を焼結することにより前記小孔を塞ぐことが可能と
なる。さらにスピンオングラス膜を用いるため配線上の
平坦化も同時に行なわれることから、本配線構造を多層
化することが同時に可能となり、任意の層配線に配線間
容量の小さい配線構造を用いることが可能となる。
【００１１】
【実施例】以下、図面を用いて本発明について説明を加
える。図１は本発明の製造方法を用いて製造した配線構
造の断面図である。１は層間絶縁膜であり、本実施例と
してはＳｉＮ膜を用いた。２は１に比べドライエッチン
グレートが遅い絶縁膜であり、本実施例としてはＳｉＯ
2膜を用いた。４は第１層配線を示す。５は第２層配線
であり、前記第１層配線４と空間６、層間絶縁膜を介し
て交差している。６は配線上部に形成する空間である。
３は前記第１層配線４上部の空間６を保ったまま小孔を
塞ぐために塗布、焼結したスピンオングラス膜を示して
いる。なお、第２層配線上にも以上に述べた本発明の構
成を繰り返し行なうことにより同様の配線間容量の小さ
い配線構造を多層化する事が可能となる。
える。図１は本発明の製造方法を用いて製造した配線構
造の断面図である。１は層間絶縁膜であり、本実施例と
してはＳｉＮ膜を用いた。２は１に比べドライエッチン
グレートが遅い絶縁膜であり、本実施例としてはＳｉＯ
2膜を用いた。４は第１層配線を示す。５は第２層配線
であり、前記第１層配線４と空間６、層間絶縁膜を介し
て交差している。６は配線上部に形成する空間である。
３は前記第１層配線４上部の空間６を保ったまま小孔を
塞ぐために塗布、焼結したスピンオングラス膜を示して
いる。なお、第２層配線上にも以上に述べた本発明の構
成を繰り返し行なうことにより同様の配線間容量の小さ
い配線構造を多層化する事が可能となる。
【００１２】次にその製造方法について図２を用いて説
明する。図２は、本発明の半導体装置の製造方法を示す
工程断面図である。図２に示した本発明の半導体装置に
おいて、図１、図４と等価な部分については同一の参照
番号を付して示すものとする。図２(a)は集積回路第１
層配線４及び８を形成する工程であり、配線としては今
回Ａｕを用いた。前記第１層配線４は第２層配線と接触
をとらない配線であり、前記第１層配線８は第２層配線
と接触をとる配線である。図２(b)は前記配線４上に絶
縁膜１としてＳｉＮを１μｍ堆積し、その上から絶縁膜
２としてＳｉＯ 2を０．２μｍ堆積し、前記絶縁膜２の
前記第１層配線上部に３μｍ2の第１層と第２層配線間
のコンタクトホール９を形成した工程である。図２(c)
は前記絶縁膜の前記第１層配線４上部のみ多数の小孔を
作成するためにレジスト１０を用いて２μｍ2の小孔７
を作成し、前記小孔７を通してＣＦ4／Ｏ2混合ガスを用
いたドライエッチングにより前記絶縁膜１をエッチング
した工程を示している。この時、ドライエッチングによ
る選択比が高いため小孔７の形状はほとんど変化しな
い。図２(d)は前記レジスト１０を除去した後に前記絶
縁膜２上からスピンオングラス膜３を塗布し、焼結した
後に第１層と第２層間のコンタクトホールを形成し、第
２層配線５を形成した工程を示す。この時、スピンオン
グラス膜３は表面張力が高いため前記小孔７中には浸入
してこない。そのため前記第１層配線４周囲の空間６を
保持した状態で前記小孔７を塞ぐことが可能となる。
明する。図２は、本発明の半導体装置の製造方法を示す
工程断面図である。図２に示した本発明の半導体装置に
おいて、図１、図４と等価な部分については同一の参照
番号を付して示すものとする。図２(a)は集積回路第１
層配線４及び８を形成する工程であり、配線としては今
回Ａｕを用いた。前記第１層配線４は第２層配線と接触
をとらない配線であり、前記第１層配線８は第２層配線
と接触をとる配線である。図２(b)は前記配線４上に絶
縁膜１としてＳｉＮを１μｍ堆積し、その上から絶縁膜
２としてＳｉＯ 2を０．２μｍ堆積し、前記絶縁膜２の
前記第１層配線上部に３μｍ2の第１層と第２層配線間
のコンタクトホール９を形成した工程である。図２(c)
は前記絶縁膜の前記第１層配線４上部のみ多数の小孔を
作成するためにレジスト１０を用いて２μｍ2の小孔７
を作成し、前記小孔７を通してＣＦ4／Ｏ2混合ガスを用
いたドライエッチングにより前記絶縁膜１をエッチング
した工程を示している。この時、ドライエッチングによ
る選択比が高いため小孔７の形状はほとんど変化しな
い。図２(d)は前記レジスト１０を除去した後に前記絶
縁膜２上からスピンオングラス膜３を塗布し、焼結した
後に第１層と第２層間のコンタクトホールを形成し、第
２層配線５を形成した工程を示す。この時、スピンオン
グラス膜３は表面張力が高いため前記小孔７中には浸入
してこない。そのため前記第１層配線４周囲の空間６を
保持した状態で前記小孔７を塞ぐことが可能となる。
【００１３】以上のようにして第１層配線４を、配線周
囲の空間６を保持した状態で層間絶縁膜中に埋め込むこ
とが可能となり、第１層配線４と第２層配線５との間の
配線間容量の小さい配線構造を、ショートや断線の問題
が全くない安定な配線として作成することが可能とな
る。またこの工程を繰り返し行なうことにより本配線構
造を図１に示すように多層化することが可能となる。
囲の空間６を保持した状態で層間絶縁膜中に埋め込むこ
とが可能となり、第１層配線４と第２層配線５との間の
配線間容量の小さい配線構造を、ショートや断線の問題
が全くない安定な配線として作成することが可能とな
る。またこの工程を繰り返し行なうことにより本配線構
造を図１に示すように多層化することが可能となる。
【００１４】図１に示した本発明の配線構造を図２に示
した工程を用いて作成し、その配線間容量を測定した結
果を図３に示す。通常の配線に対し、エアーブリッジ配
線構造の配線間容量は２／３程度になる。さらに本発明
の構造を用いた場合（エアーギャップは前記エアーブリ
ッジ配線と同様にする）、配線間容量はエアーブリッジ
配線構造とほぼ同等の値が得られた。このことから、こ
の配線構造を多層化することにより高周波ＦＥＴ動作の
遅延時間に影響を及ぼす配線間容量を大幅に低減する事
が可能となった。
した工程を用いて作成し、その配線間容量を測定した結
果を図３に示す。通常の配線に対し、エアーブリッジ配
線構造の配線間容量は２／３程度になる。さらに本発明
の構造を用いた場合（エアーギャップは前記エアーブリ
ッジ配線と同様にする）、配線間容量はエアーブリッジ
配線構造とほぼ同等の値が得られた。このことから、こ
の配線構造を多層化することにより高周波ＦＥＴ動作の
遅延時間に影響を及ぼす配線間容量を大幅に低減する事
が可能となった。
【００１５】
【発明の効果】以上述べてきた様に、本発明により次の
効果がもたらされる。 １） 配線周囲の空間を保持した状態で層間膜中に配線
を埋め込む構造を用いることにより、配線間容量の大幅
な低減化が実現される。 ２） 配線間容量の小さい配線構造を層間絶縁膜中にス
ピンオングラス膜を用いて埋め込むことにより、素子の
平坦化が実現され、配線間容量の小さい配線を従来の最
上層１層のみの配線（エアーブリッジ配線）だけでな
く、多層配線構造化することが可能となる。 ３） 本発明の配線構造を用いることにより、配線間容
量の小さい配線をショートや断線の問題がなく安定に作
成することが可能となる。
効果がもたらされる。 １） 配線周囲の空間を保持した状態で層間膜中に配線
を埋め込む構造を用いることにより、配線間容量の大幅
な低減化が実現される。 ２） 配線間容量の小さい配線構造を層間絶縁膜中にス
ピンオングラス膜を用いて埋め込むことにより、素子の
平坦化が実現され、配線間容量の小さい配線を従来の最
上層１層のみの配線（エアーブリッジ配線）だけでな
く、多層配線構造化することが可能となる。 ３） 本発明の配線構造を用いることにより、配線間容
量の小さい配線をショートや断線の問題がなく安定に作
成することが可能となる。
【図１】本発明の構造断面図
【図２】本発明の実施例の製造方法を示す工程断面図
【図３】本発明を用いて作成した配線間容量と従来の例
との比較を示す特性図
との比較を示す特性図
【図４】従来の配線方法を示す構造断面図
１ 絶縁膜
２ 絶縁膜１よりエッチングレートの遅い絶縁膜
３ スピンオングラス膜
４ 第１層配線
５ 第２層配線
６ 配線周囲の空間
７ 絶縁膜２に形成した小孔
８ 第２層配線にコンタクトする第１層配線
９ 第１層配線と第２層配線とのコンタクトを形成する
ために絶縁膜２に形成したコンタクトホール １０ レジスト
ために絶縁膜２に形成したコンタクトホール １０ レジスト
Claims (3)
- 【請求項１】半導体集積回路素子の配線として、配線上
に少なくとも２種類以上のドライエッチングレートの異
なる絶縁膜をエッチングレートの高い順に堆積した絶縁
膜層を有し、最上層絶縁膜に形成した小孔を通してドラ
イエッチングレートの高い配線周囲の絶縁膜のみをドラ
イエッチングによって除去した空間を保持した状態で、
スピンオングラス膜を塗布、焼結した構成を有し、その
上に上層配線を形成することを特徴とする半導体装置。 - 【請求項２】請求項１記載の配線構造を、少なくとも２
層以上の任意の層の配線に用いることを特徴とする半導
体装置。 - 【請求項３】半導体集積回路素子の配線として半導体基
板上に配線を形成する工程と、前記配線上に第１の絶縁
膜を堆積する工程と、前記第１の絶縁膜上に、ドライエ
ッチングによるエッチングレートが第１の絶縁膜よりも
小さい第２の絶縁膜を堆積する工程と、前記配線上部の
前記第２の絶縁膜に前記配線形状に沿った多数の小孔を
形成する工程と、前記小孔を通してドライエッチングに
よって配線周辺の前記第１の絶縁膜を除去する工程と、
スピンオングラス膜を前記第２の絶縁膜上から塗布し、
焼結する工程と、その上に上層配線を形成する工程とを
有することを特徴とする半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3193127A JPH0536841A (ja) | 1991-08-01 | 1991-08-01 | 半導体装置及びその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3193127A JPH0536841A (ja) | 1991-08-01 | 1991-08-01 | 半導体装置及びその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0536841A true JPH0536841A (ja) | 1993-02-12 |
Family
ID=16302720
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3193127A Pending JPH0536841A (ja) | 1991-08-01 | 1991-08-01 | 半導体装置及びその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0536841A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| GB2306776A (en) * | 1995-10-17 | 1997-05-07 | Nec Corp | Multilevel interconnection structure |
| CN101908525A (zh) * | 2009-06-08 | 2010-12-08 | 佳能株式会社 | 半导体器件以及制造所述半导体器件的方法 |
-
1991
- 1991-08-01 JP JP3193127A patent/JPH0536841A/ja active Pending
Cited By (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| GB2306776A (en) * | 1995-10-17 | 1997-05-07 | Nec Corp | Multilevel interconnection structure |
| US6051491A (en) * | 1995-10-17 | 2000-04-18 | Nec Corporation | Multilevel interconnection structure for integrated circuits and method of producing same |
| GB2306776B (en) * | 1995-10-17 | 2000-08-23 | Nec Corp | Multilevel interconnection structure |
| CN101908525A (zh) * | 2009-06-08 | 2010-12-08 | 佳能株式会社 | 半导体器件以及制造所述半导体器件的方法 |
| EP2261968A2 (en) | 2009-06-08 | 2010-12-15 | Canon Kabushiki Kaisha | Semiconductor device and method of manufacturing the same |
| US8350300B2 (en) | 2009-06-08 | 2013-01-08 | Canon Kabushiki Kaisha | Semiconductor device having air gaps in multilayer wiring structure |
| US8748210B2 (en) | 2009-06-08 | 2014-06-10 | Canon Kabushiki Kaisha | Method of manufacturing semiconductor device having air gaps in multilayer wiring structure |
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