JPH01200653A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPH01200653A JPH01200653A JP2525888A JP2525888A JPH01200653A JP H01200653 A JPH01200653 A JP H01200653A JP 2525888 A JP2525888 A JP 2525888A JP 2525888 A JP2525888 A JP 2525888A JP H01200653 A JPH01200653 A JP H01200653A
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
以下の順序に従って本発明を説明する。
Ａ、産業上の利用分野
Ｂ６発明の概要
Ｃ６従来技術［第３図］
Ｄ０発明が解決しようとする問題点
Ｅ０問題点を解決するための手段
Ｆ２作用
Ｇ、実施例［第１図、第２図］
ａ、一つの実施例［第１図１
ｂ、別の実施例［第２図］
Ｈ０発明の効果
（Ａ、産業上の利用分野）
本発明は半導体装置の製造方法、特に微小なコンタクト
ホールを通じての半導体領域と配線膜との接続を大きな
抵抗を介在させることなく為すことのできる半導体装置
の製造方法に関する。
ホールを通じての半導体領域と配線膜との接続を大きな
抵抗を介在させることなく為すことのできる半導体装置
の製造方法に関する。
（Ｂ、発明の概要）
本発明は、半導体装置の製造方法において、半導体領域
と配線膜との間を接続する微小なコンタクトホール内部
の抵抗を小さくするため、コンタクトホールを多結晶シ
リコンで埋め、次に例えばチタン等の高融点金属膜を形
成しそして上記コンタクトホール内の多結晶シリコンを
−Ｆ記高融点金属膜のシリサイド膜とし、その後上記高
融点金属膜を除去し、しかる後配線膜を形成するもので
ある。
と配線膜との間を接続する微小なコンタクトホール内部
の抵抗を小さくするため、コンタクトホールを多結晶シ
リコンで埋め、次に例えばチタン等の高融点金属膜を形
成しそして上記コンタクトホール内の多結晶シリコンを
−Ｆ記高融点金属膜のシリサイド膜とし、その後上記高
融点金属膜を除去し、しかる後配線膜を形成するもので
ある。
（Ｃ，従来技術）［第３図］
従来において、半導体基板の表面部に形成された半導体
領域と、半導体基板上の絶縁膜の上に形成されたアルミ
ニウム配線膜との接続は、配、１！ａ膜形成のためのア
ルミニウムの蒸着あるいはスパッタリングによって絶縁
膜のコンタクトホールに充填されるアルミニウム膜を介
して行われていた。
領域と、半導体基板上の絶縁膜の上に形成されたアルミ
ニウム配線膜との接続は、配、１！ａ膜形成のためのア
ルミニウムの蒸着あるいはスパッタリングによって絶縁
膜のコンタクトホールに充填されるアルミニウム膜を介
して行われていた。
ところで、半導体集積回路においては高集積化の要請が
強く要求され、半導体素子の微細化が進む一方である。
強く要求され、半導体素子の微細化が進む一方である。
そして、半導体素子の微細化に伴ってコンタクトホール
も微小化し、直径が０゜５μｍあるいはそれよりも小さ
いことが要求されるに至っている。ところで、コンタク
トホールの直径が０．５μｍ以下になるとスパッタリン
グによりアルミニウム配線膜を形成しコンタクトホール
内をアルミニウム配線＋ａで埋めるという従来−般の技
術では良好なコンタクトをとることが不可能である。と
いうのは、アルミニウムのスパッタリンクによれば、直
径０．５μｍ以下のコンタクトホール内にはアルミニウ
ムが全く進入せず、アルミニウム配線膜に段切れが生じ
るからである。
も微小化し、直径が０゜５μｍあるいはそれよりも小さ
いことが要求されるに至っている。ところで、コンタク
トホールの直径が０．５μｍ以下になるとスパッタリン
グによりアルミニウム配線膜を形成しコンタクトホール
内をアルミニウム配線＋ａで埋めるという従来−般の技
術では良好なコンタクトをとることが不可能である。と
いうのは、アルミニウムのスパッタリンクによれば、直
径０．５μｍ以下のコンタクトホール内にはアルミニウ
ムが全く進入せず、アルミニウム配線膜に段切れが生じ
るからである。
このようなことは、特公昭５Ｂ−４６０５２号公報に記
載された技術のようにチタンＴｉをアルミニウム配線膜
と半導体領域との反応を防止するバリアメタルとするた
めにコンタクトホール内に蒸着あるいはスパッタリング
により形成するような場合においても生じる。また、特
開昭６２−９８６４２号公報に記載された技術のように
コンタクトホール内にチタン（Ｔｉ）Ｉ！！２を形成し
、その後シリコン（Ｓｉ）膜を形成してチタンシリサイ
ド（ＴｉＳｉｚ）膜かコンタクトホール内にバリアメタ
ルとして存在するようにする場合においても同様である
。また、特開昭５１−９５７４号公報や特開昭６１−７
８１６３号公報にも白金、モリブデン等の高融点金属を
コンタクトホール内に形成する技術が紹介されているが
、コンタクトホールの直径が１μｍ以下になると段切れ
が生じ易くなり、特に０，５μｍ以下では接続が不可能
である。
載された技術のようにチタンＴｉをアルミニウム配線膜
と半導体領域との反応を防止するバリアメタルとするた
めにコンタクトホール内に蒸着あるいはスパッタリング
により形成するような場合においても生じる。また、特
開昭６２−９８６４２号公報に記載された技術のように
コンタクトホール内にチタン（Ｔｉ）Ｉ！！２を形成し
、その後シリコン（Ｓｉ）膜を形成してチタンシリサイ
ド（ＴｉＳｉｚ）膜かコンタクトホール内にバリアメタ
ルとして存在するようにする場合においても同様である
。また、特開昭５１−９５７４号公報や特開昭６１−７
８１６３号公報にも白金、モリブデン等の高融点金属を
コンタクトホール内に形成する技術が紹介されているが
、コンタクトホールの直径が１μｍ以下になると段切れ
が生じ易くなり、特に０，５μｍ以下では接続が不可能
である。
そこで、コンタクトホール内をシリコンで埋めることが
考えられる。というのは、多結晶シリコンをＣＶＤによ
り形成するとステップカバレージが良いので直径０．５
μｍあるいそれ以下の微小なコンタクトホール内にもシ
リコンＳｉを存在させることができ、そのシリコンＳｉ
によってアルミニウム配′４９膜と半導体領域との間を
接続することができるからである。
考えられる。というのは、多結晶シリコンをＣＶＤによ
り形成するとステップカバレージが良いので直径０．５
μｍあるいそれ以下の微小なコンタクトホール内にもシ
リコンＳｉを存在させることができ、そのシリコンＳｉ
によってアルミニウム配′４９膜と半導体領域との間を
接続することができるからである。
第３図（Ａ）、（Ｂ）はそのような製造方法（従来例）
を工程順に示す断面図である。
を工程順に示す断面図である。
（Ａ）’ｔＴｈ導体基導体基板面部に半導体装＠ｂを形
成した後、層間絶縁膜（ＰＳＧ）Ｃを形成し、該絶縁膜
Ｃにコンタクトホールｄを形成し、その後、多結晶シリ
コンＩｌｉ ｅをＣＶＤにより形成し、しかる後、該絶
縁ｈ Ｃをエッチバックしてコンタクトホールｄ内のみ
に多結晶シリコン膜ｅが残存するようにする。第３図（
Ａ）はそのエッチバック後の状態を示す。尚、ｆはチャ
ンネルストッパ、ｇは選択酸化によって形成されたフィ
ールド絶縁膜である。
成した後、層間絶縁膜（ＰＳＧ）Ｃを形成し、該絶縁膜
Ｃにコンタクトホールｄを形成し、その後、多結晶シリ
コンＩｌｉ ｅをＣＶＤにより形成し、しかる後、該絶
縁ｈ Ｃをエッチバックしてコンタクトホールｄ内のみ
に多結晶シリコン膜ｅが残存するようにする。第３図（
Ａ）はそのエッチバック後の状態を示す。尚、ｆはチャ
ンネルストッパ、ｇは選択酸化によって形成されたフィ
ールド絶縁膜である。
（Ｂ）その後、同図（Ｂ）に示すようにアルミニウム配
線膜りを形成する。
線膜りを形成する。
このようなコンタクトホールｄ内をシリコンｅで埋めて
そのシリコンｅを介して半導体領域すと配線膜りのコン
タクトをとるという技術は特開昭６１−７７３６４号公
報でも紹介されている。
そのシリコンｅを介して半導体領域すと配線膜りのコン
タクトをとるという技術は特開昭６１−７７３６４号公
報でも紹介されている。
（Ｄ、発明が解決しようとする問題点）しかしなから、
シリコンＳｉはアルミニウム等の配線材料と比較して非
常に比抵抗が大きい（多結晶シリコンの場合、約８００
μΩｃｍ）ので、シリコンを半導体領域と配線膜の間に
介在させると配線抵抗が大きくなるという問題があった
。
シリコンＳｉはアルミニウム等の配線材料と比較して非
常に比抵抗が大きい（多結晶シリコンの場合、約８００
μΩｃｍ）ので、シリコンを半導体領域と配線膜の間に
介在させると配線抵抗が大きくなるという問題があった
。
本発明はこのような問題点を解決すべく為されたもので
あり、コンタクトホールが微細であっても段切れを生じ
させずコンタクト抵抗を徒らに大きくすることなく半導
体領域と配線膜との間を確実にコンタクトできるように
することを目的とする。
あり、コンタクトホールが微細であっても段切れを生じ
させずコンタクト抵抗を徒らに大きくすることなく半導
体領域と配線膜との間を確実にコンタクトできるように
することを目的とする。
（Ｅ、問題点を解決するための手段）
本発明半導体装置の製造方法は上記問題点を解決するた
め、コンタクトホールを多結晶シリコンで埋め、次に例
えばチタン等の高融点金属膜を形成しそして上記コンタ
クトホール内の多結晶シリコンを上記高融点金属膜のシ
リサイド膜とし、その後、上記高融点金属膜を除去、し
かる後（アルミニウム等の）配、Ｓ！ｉ１膜を形成する
ことを特徴とする。
め、コンタクトホールを多結晶シリコンで埋め、次に例
えばチタン等の高融点金属膜を形成しそして上記コンタ
クトホール内の多結晶シリコンを上記高融点金属膜のシ
リサイド膜とし、その後、上記高融点金属膜を除去、し
かる後（アルミニウム等の）配、Ｓ！ｉ１膜を形成する
ことを特徴とする。
（Ｆ、作用）
本発明半導体装置の製造方法によれば、絶縁膜のコンタ
クトホールには多結晶シリコンを例えばＣＶＤにより埋
めるようにするので、コンタクトホールが例えば直径０
．５μｍと小さくてもコンタクトホール内を導電性を有
する物質で満たすことができる。従って、断線の虞れを
なくすことできる。
クトホールには多結晶シリコンを例えばＣＶＤにより埋
めるようにするので、コンタクトホールが例えば直径０
．５μｍと小さくてもコンタクトホール内を導電性を有
する物質で満たすことができる。従って、断線の虞れを
なくすことできる。
そして、コンタクトホール内の多結晶シリコンを高融点
金属のシリサイドにするので、そのコンタクトホール内
が著しく低抵抗化する。従って、配線抵抗がコンタクト
ホール内において徒らに大きくなる虞れもない。
金属のシリサイドにするので、そのコンタクトホール内
が著しく低抵抗化する。従って、配線抵抗がコンタクト
ホール内において徒らに大きくなる虞れもない。
（Ｇ、実施例）［第１図、第２図１
以下、本発明半導体装置の製造方法を図示実施例に従っ
て詳細に説明する。
て詳細に説明する。
（ａ、一つの実施例）［第１図］
第１図（Ａ）乃至（Ｍ）は本発明半導体装置の製造方法
の一つの実施例を工程順に示す断面図である。
の一つの実施例を工程順に示す断面図である。
（Ａ）シリコン半導体基板１の表面部にチャンネルスト
ッパ２を形成した後選択酸化によりフィールド絶縁膜３
を形成し、次に半導体基板１の表面部に不純物をドープ
して半導体領域４を形成し、しかる後、半導体基板１の
表面に高融点金属であるチタン膜（厚さ８００人）５を
形成する。従って、半導体領域４の表面はチタン膜５に
よって覆われた状態になる。第１図（Ａ）はチタン膜５
形成後の状態を示す。
ッパ２を形成した後選択酸化によりフィールド絶縁膜３
を形成し、次に半導体基板１の表面部に不純物をドープ
して半導体領域４を形成し、しかる後、半導体基板１の
表面に高融点金属であるチタン膜（厚さ８００人）５を
形成する。従って、半導体領域４の表面はチタン膜５に
よって覆われた状態になる。第１図（Ａ）はチタン膜５
形成後の状態を示す。
（Ｂ）次に、アルゴンＡｒ雰囲気中で６００℃の温度で
３０秒間ＩＲアニールする。すると、チタン膜５６半導
体領域４上に位置する部分が該半導体領域４内のシリコ
ンと反応してチタンシリサイド（ＴｉＳｉ）膜６となる
。第１図（Ｂ）はアニール終了後の状態を示す。
３０秒間ＩＲアニールする。すると、チタン膜５６半導
体領域４上に位置する部分が該半導体領域４内のシリコ
ンと反応してチタンシリサイド（ＴｉＳｉ）膜６となる
。第１図（Ｂ）はアニール終了後の状態を示す。
（Ｃ）次に、例えばアンモニア通水をエツチング液とし
て用いて第１図（Ｃ）に示すようにチタン１１ｑ５を除
去する。尚、チタンシリサイド１摸６は残存する。
て用いて第１図（Ｃ）に示すようにチタン１１ｑ５を除
去する。尚、チタンシリサイド１摸６は残存する。
（Ｄ）次に、窒素（Ｎ）雰囲気中で８００℃の温度で３
０秒間ＩＲアニールを行う。すると、チタンシリサイド
（Ｔ ｉ Ｓ ｉ ）膜６はＴｉＳｉ２からなるチタン
シリサイド膜７に変質すると共に、その表面部にはチタ
ンナイトライド（ＴｉＮ）膜８が形成される。第１図（
Ｄ）はこのアニール処理後の状態を示す。
０秒間ＩＲアニールを行う。すると、チタンシリサイド
（Ｔ ｉ Ｓ ｉ ）膜６はＴｉＳｉ２からなるチタン
シリサイド膜７に変質すると共に、その表面部にはチタ
ンナイトライド（ＴｉＮ）膜８が形成される。第１図（
Ｄ）はこのアニール処理後の状態を示す。
上記チタンシリサイド膜７は半導体領域４とのコンタク
トを良好にして接触抵抗をより小さくする役割を果し、
チタンナイトライド膜８は配線膜を構成する金属が半導
体領域４内に侵入するのを防止するバリアメタルとして
の役割を果す。
トを良好にして接触抵抗をより小さくする役割を果し、
チタンナイトライド膜８は配線膜を構成する金属が半導
体領域４内に侵入するのを防止するバリアメタルとして
の役割を果す。
（Ｅ）次に、第１図（Ｅ）に示すように、ＰＳＧからな
る層間絶縁膜９を形成する。
る層間絶縁膜９を形成する。
（Ｆ）次に、同図ＣＦ）に示すように、絶縁膜９に半導
体領域４の電極取り出しをするためのコンタクトホール
ｌＯをＲＩＥにより形成する。このコンタクトホールｌ
Ｏは直径が例えば０．５μｍと非常に微小である。
体領域４の電極取り出しをするためのコンタクトホール
ｌＯをＲＩＥにより形成する。このコンタクトホールｌ
Ｏは直径が例えば０．５μｍと非常に微小である。
（Ｇ）次に、同図（Ｇ）に示すように、半導体基板上に
全面的に多結晶シリコン膜（厚さ４０００人）１１をＣ
ＶＤにより形成する。
全面的に多結晶シリコン膜（厚さ４０００人）１１をＣ
ＶＤにより形成する。
ＣＶＤにより多結晶シリコンを成長させると、ステップ
カバレージ性が良好なので微小なコンタクトホール１０
内にも多結晶シリコンが侵入し、コンタクトホール１０
に多結晶シリコンを確実に充填することができる。また
、堆積速度が早く、生産性の面でも好ましい。
カバレージ性が良好なので微小なコンタクトホール１０
内にも多結晶シリコンが侵入し、コンタクトホール１０
に多結晶シリコンを確実に充填することができる。また
、堆積速度が早く、生産性の面でも好ましい。
（Ｈ）次に多結晶シリコン膜１１をエッチバックして第
１図（Ｈ）に示すようにコンタクトホール１０内のみに
多結晶シリコン膜１１が残存するようにする。
１図（Ｈ）に示すようにコンタクトホール１０内のみに
多結晶シリコン膜１１が残存するようにする。
Ｎ）次に、同図（１）に示すように半導体基板１表面に
チタン膜（２０００人）１２を形成する。このチタン１
模１２はコンタクトホール１０内の多結晶シリコン膜１
１を後でチタンシリサイド膜にするために形成される。
チタン膜（２０００人）１２を形成する。このチタン１
模１２はコンタクトホール１０内の多結晶シリコン膜１
１を後でチタンシリサイド膜にするために形成される。
（Ｊ）次に、アルゴン（Ａｒ）雰囲気中で６００℃の温
度で３０秒間ＩＲアニールする。すると、コンタクトホ
ール１０内の多結晶シリコン１１ｑｌｌはチタン膜１２
と反応して第１図（Ｊ）に示すようにチタンシリサイド
１ｑ１３となる。従って、コンタクトホール１０内部の
抵抗は非常に小さくなる。というのは、多結晶シリコン
の比抵抗は上述したように８００μΩｃｍであるのに対
してチタンシリサイド（ＴｉＳｉ）の比抵抗は１０μΩ
ｃｍと非常に小さい（１％強）からである。これによっ
て配線抵抗の減少を図ることかできる。
度で３０秒間ＩＲアニールする。すると、コンタクトホ
ール１０内の多結晶シリコン１１ｑｌｌはチタン膜１２
と反応して第１図（Ｊ）に示すようにチタンシリサイド
１ｑ１３となる。従って、コンタクトホール１０内部の
抵抗は非常に小さくなる。というのは、多結晶シリコン
の比抵抗は上述したように８００μΩｃｍであるのに対
してチタンシリサイド（ＴｉＳｉ）の比抵抗は１０μΩ
ｃｍと非常に小さい（１％強）からである。これによっ
て配線抵抗の減少を図ることかできる。
（Ｋ）次に、第１図（Ｋ）に示すように、チタン１１Ｑ
１２の多結晶シリコン膜１１と反応しなかった部分を
アンモニア過水をエツチング液として用いたエツチング
により除去する。
１２の多結晶シリコン膜１１と反応しなかった部分を
アンモニア過水をエツチング液として用いたエツチング
により除去する。
（Ｌ）次に、窒素（Ｎ）雰囲気中で８００℃の温度で３
０秒間ＩＲアニールすることによりチタンシリサイド（
Ｔ ｉ Ｓ ｉ ）膜１３をＴｉＳｉ２膜１４にすると
共に、これの表面にチタンナイトライド（ＴｉＮ）膜１
５を自己整合的に形成する。
０秒間ＩＲアニールすることによりチタンシリサイド（
Ｔ ｉ Ｓ ｉ ）膜１３をＴｉＳｉ２膜１４にすると
共に、これの表面にチタンナイトライド（ＴｉＮ）膜１
５を自己整合的に形成する。
チタンナイトライド１５ｊ１５は後で形成する配線膜の
アルミニウムが半導体領域側へ侵入するのを防止するバ
リアメタルとしての役割を果す。第１図（Ｌ）はこのア
ニールの終了後の状態を示す。
アルミニウムが半導体領域側へ侵入するのを防止するバ
リアメタルとしての役割を果す。第１図（Ｌ）はこのア
ニールの終了後の状態を示す。
（Ｍ）その後、同図（Ｍ）に示すようにアルミニウム配
線膜１６を形成する。この配線膜１６はコンタクトホー
ル１０内のチタンナイトライド膜１５、チタンシリサイ
ド膜１４及び半導体領域４表面のチタンナイトライド膜
８、チタンシリサイド膜７を介して半導体領域４に接続
されることになる。
線膜１６を形成する。この配線膜１６はコンタクトホー
ル１０内のチタンナイトライド膜１５、チタンシリサイ
ド膜１４及び半導体領域４表面のチタンナイトライド膜
８、チタンシリサイド膜７を介して半導体領域４に接続
されることになる。
このような半導体装置の製造方法によれば、ＣＶＤによ
り多結晶シリコンを成長させることによりコンタクトホ
ール１０内を多結晶シリコンで埋めるようにするので、
コンタクトホール１９が非常に微細であってもコンタク
トホール１０内を導電性を有する材料で埋めることがで
きる。従って、配線膜１６と半導体領域４との間で断線
が生じる虞れをなくすことができる。
り多結晶シリコンを成長させることによりコンタクトホ
ール１０内を多結晶シリコンで埋めるようにするので、
コンタクトホール１９が非常に微細であってもコンタク
トホール１０内を導電性を有する材料で埋めることがで
きる。従って、配線膜１６と半導体領域４との間で断線
が生じる虞れをなくすことができる。
そして、コンタクトホール１０内を埋めた多結晶シリコ
ン１１自身は比抵抗が小さいとはいえず、そのままでは
配線抵抗を増大させる要因となるが、コンタクトホール
１０内の多結晶シリコンＩＩ！２１１はチタンシリサイ
ド（ＴｉＳｉ２）膜１３に変化せしめられ、チタンシリ
サイド（ＴｉＳｉ２）は非常に比抵抗が小さいので配線
抵抗をほとんど増大させない。
ン１１自身は比抵抗が小さいとはいえず、そのままでは
配線抵抗を増大させる要因となるが、コンタクトホール
１０内の多結晶シリコンＩＩ！２１１はチタンシリサイ
ド（ＴｉＳｉ２）膜１３に変化せしめられ、チタンシリ
サイド（ＴｉＳｉ２）は非常に比抵抗が小さいので配線
抵抗をほとんど増大させない。
従って、配線抵抗の増加を伴うことなく微小なコンタク
トホール１０を通じての配線膜１６と半導体領域４との
接続を確実に行うことができる。
トホール１０を通じての配線膜１６と半導体領域４との
接続を確実に行うことができる。
そして、チタンナイトライド膜１５及び８が配線膜１６
を構成するアルミニウムの半導体領域４への侵入を阻む
ので、半導体領域４へのアルミニウムの侵入により半導
体素子の特性劣化を有効に防ＩＦすることができる。
を構成するアルミニウムの半導体領域４への侵入を阻む
ので、半導体領域４へのアルミニウムの侵入により半導
体素子の特性劣化を有効に防ＩＦすることができる。
（ｂ、別の実ｈ’ｔｓ例）［第２図］
第２図（Ａ）乃至（Ｇ）は本発明半導体装置の製造方法
の別の実施例を工程順に示す断面図である。
の別の実施例を工程順に示す断面図である。
（Ａ）シリコン半導体基板１の表面部にチャンネルスト
ッパ２を形成した後選択酸化によりフィールド絶縁膜３
を形成し、次に半導体基板１の表面部に不純物をドープ
して半導体領域４を形成し、しかる後、半導体基板１の
表面にＰＳＧからなる層間絶縁Ｍ（厚さ０．８μｍ）９
を形成する。本実施例ではチタンシリサイド膜７やチタ
ンナイトライド膜８を半導体領域４の表面に形成しよう
とせず、半導体領域４の形成後すぐに絶縁Ｍ９の形成を
する。第２図（Ａ）は絶縁膜９形成後の状態を示す。
ッパ２を形成した後選択酸化によりフィールド絶縁膜３
を形成し、次に半導体基板１の表面部に不純物をドープ
して半導体領域４を形成し、しかる後、半導体基板１の
表面にＰＳＧからなる層間絶縁Ｍ（厚さ０．８μｍ）９
を形成する。本実施例ではチタンシリサイド膜７やチタ
ンナイトライド膜８を半導体領域４の表面に形成しよう
とせず、半導体領域４の形成後すぐに絶縁Ｍ９の形成を
する。第２図（Ａ）は絶縁膜９形成後の状態を示す。
（Ｂ）次に、ＲＩＥにより上記の層間絶縁膜９に同図（
Ｂ）に示すように直径０．５μｍのコンタクトホール１
０を形成する。
Ｂ）に示すように直径０．５μｍのコンタクトホール１
０を形成する。
（Ｃ）次に、ＣＶＤにより多結晶シリコン膜１１を形成
し、その後エッチバックして同図（Ｃ）に示すようにコ
ンタクトホール１０内にのみ多結晶シリコ：ｚＪ１５！
（厚さ０．５〜０．６μｍ１１）１１が残存するように
する。
し、その後エッチバックして同図（Ｃ）に示すようにコ
ンタクトホール１０内にのみ多結晶シリコ：ｚＪ１５！
（厚さ０．５〜０．６μｍ１１）１１が残存するように
する。
（Ｄ）次に、バイアススパッタ法により同図（Ｄ）に示
すように半導体基板表面にチタンｌ漠（ノゾさ０，３〜
０，４μｍ）１２を形成する。
すように半導体基板表面にチタンｌ漠（ノゾさ０，３〜
０，４μｍ）１２を形成する。
（Ｅ）その後、窒素（Ｎ）雰囲気中で８００℃程度の温
度でアニールすると、コンタクトホール１０内の多結晶
シリコンＩＩＡ １１がチタンＩＩ！２１２のチタンＴ
ｉと反応して第２図（Ｅ）に示すようにチタンシリサイ
ド（ＴｉＳｉ２）ＩＮ５！１４に変化し、それと共に該
チタンシリサイド膜１４の表面にチタンナイトライド（
ＴｉＮ）ＩＩＡ１５が形成さ、１１る。藷チタンナイト
ライド膜１５は概ねチタンシリサイド膜１４Ｆにのみ自
己整合的に形成される。
度でアニールすると、コンタクトホール１０内の多結晶
シリコンＩＩＡ １１がチタンＩＩ！２１２のチタンＴ
ｉと反応して第２図（Ｅ）に示すようにチタンシリサイ
ド（ＴｉＳｉ２）ＩＮ５！１４に変化し、それと共に該
チタンシリサイド膜１４の表面にチタンナイトライド（
ＴｉＮ）ＩＩＡ１５が形成さ、１１る。藷チタンナイト
ライド膜１５は概ねチタンシリサイド膜１４Ｆにのみ自
己整合的に形成される。
多結晶シリコン膜１１をチタンシリサイド膜１４に変化
させるのはコンタクトホール１０内部の低抵抗化を図る
ためであり、またチタンナイトライドＩＩＱ’１５がバ
リアメタルとしての役割を果すことは第１図に示した実
施例の場合と同様である。
させるのはコンタクトホール１０内部の低抵抗化を図る
ためであり、またチタンナイトライドＩＩＱ’１５がバ
リアメタルとしての役割を果すことは第１図に示した実
施例の場合と同様である。
（Ｆ）その後、アンモニア過水をエツチング液として、
第２図（Ｆ）に示すようにチタンシリサイド膜１２の多
結晶シリコン膜と反応しない部分をエツチングする。
第２図（Ｆ）に示すようにチタンシリサイド膜１２の多
結晶シリコン膜と反応しない部分をエツチングする。
（Ｇ）しかる後、同図（Ｇ）に示すようにアルミニウム
からなる配線膜１６を形成する。
からなる配線膜１６を形成する。
この半導体装置の製造方法においても第１図に示した半
導体装置の製造方法による場合と同様に微小なコンタク
トホール１０内にＣＶＤ法により多結晶シリコン１１を
埋めて半導体領域４と配線ｙＡ１６との間のコンタクト
を確実にとるようにし、そしてコンタクトホール１０内
の多結晶シリコン１１を高融点金属であるチタンＴｉの
シリサイド膜１４にしてコンタクト部の低抵抗化を図る
のである。尚、第１図に示した実施例のようにチタンナ
イトライド膜８、チタンシリサイド膜７を半導体領域４
表面に形成しないので若干コンタクト抵抗が大きくなり
、また配線膜１６のアルミニムの半導体領域４への侵入
の抑止力も若干低下するが、工程数が少なくて済む。従
って、非常に高性能、高信頼度であることが優先するよ
うな場合には第１図に示すような方法でコンタクトをと
るようにし、経済性も重視するような場合には第２図に
示すような方法でコンタクトをとるようにするというよ
うに状況に応じて使い分けて実施すると良い。
導体装置の製造方法による場合と同様に微小なコンタク
トホール１０内にＣＶＤ法により多結晶シリコン１１を
埋めて半導体領域４と配線ｙＡ１６との間のコンタクト
を確実にとるようにし、そしてコンタクトホール１０内
の多結晶シリコン１１を高融点金属であるチタンＴｉの
シリサイド膜１４にしてコンタクト部の低抵抗化を図る
のである。尚、第１図に示した実施例のようにチタンナ
イトライド膜８、チタンシリサイド膜７を半導体領域４
表面に形成しないので若干コンタクト抵抗が大きくなり
、また配線膜１６のアルミニムの半導体領域４への侵入
の抑止力も若干低下するが、工程数が少なくて済む。従
って、非常に高性能、高信頼度であることが優先するよ
うな場合には第１図に示すような方法でコンタクトをと
るようにし、経済性も重視するような場合には第２図に
示すような方法でコンタクトをとるようにするというよ
うに状況に応じて使い分けて実施すると良い。
（Ｈ，発明の効果）
以上に述べたように、本発明半導体装置の製造方法は、
半導体基板を覆う絶縁膜に半導体領域か露出するように
形成されたコンタクトホール内に多結晶シリコンを埋め
る工程と、多結晶シリコンが埋まったコンタクトホール
上を含め上記絶縁膜トに高融点金属膜を形成しそしてコ
ンタクトホール内の上記多結晶シリコンを上記高融点金
属のシリサイド膜とする工程と、上記絶縁膜上に形成さ
れた高融点金属膜をエツチングする工程と、上記絶縁膜
上に上記シリサイド膜を介して上記半導体領域に接続さ
れる配線膜を形成する工程と、を少なくとも有すること
を特徴とするものである。
半導体基板を覆う絶縁膜に半導体領域か露出するように
形成されたコンタクトホール内に多結晶シリコンを埋め
る工程と、多結晶シリコンが埋まったコンタクトホール
上を含め上記絶縁膜トに高融点金属膜を形成しそしてコ
ンタクトホール内の上記多結晶シリコンを上記高融点金
属のシリサイド膜とする工程と、上記絶縁膜上に形成さ
れた高融点金属膜をエツチングする工程と、上記絶縁膜
上に上記シリサイド膜を介して上記半導体領域に接続さ
れる配線膜を形成する工程と、を少なくとも有すること
を特徴とするものである。
従って、本発明半導体装置の製造方法によれば、絶縁膜
のコンタクトホールには多結晶シリコンを埋めるように
するので、コンタクトホールが微細であってもコンタク
トホール内を導電性を有する物質で満たすことができる
。従って、断線の虞わをなくすことができる。
のコンタクトホールには多結晶シリコンを埋めるように
するので、コンタクトホールが微細であってもコンタク
トホール内を導電性を有する物質で満たすことができる
。従って、断線の虞わをなくすことができる。
そして、コンタクトホール内の多結晶シリコンを高融点
金属のシリサイドに変化させるので、そのコンタクトホ
ール内が著しく低抵抗化する。
金属のシリサイドに変化させるので、そのコンタクトホ
ール内が著しく低抵抗化する。
従って、配線抵抗がコンタクトホール内において徒らに
大きくなる虞れもなく、本発明は半導体集積回路の半導
体素子の微細化に大きく寄与することができる。
大きくなる虞れもなく、本発明は半導体集積回路の半導
体素子の微細化に大きく寄与することができる。
第°１図（Ａ）乃至（Ｍ）は本発明半導体装置の製造方
法の一つの実施例を工程順に示す断面図、第２図（Ａ）
乃至（Ｇ）は本発明半導体装置の製造方法の別の実施例
を工程順に示す断面図、第３図（Ａ）、（Ｂ）は従来例
を工程順に示す断面図である。 符号の説明 １・・・半導体基板、２・・・絶縁膜、１０・・・コン
タクトホール、 １１・・・多結晶シリコン、 １２・・・高融点金属膜、１６・・・配線膜。 忙−ＣＤ Ｉ Ｑ：１ （Ｊ＼
１） −ノ
、５−ノ
−ノ（町 Ｉ−）、
？−＼柔 〜 ＼１ノ
−一ノどへ
ど）ｈ ｋ （） ＼ノ
（）
＼ノ＼ （）−ノ
−ノ第２図 り 従来イ列を工ｆ影頂に示す断面図 第６図 １Ｆ条左ネ市正看） （自発） 昭和６３年 ４ Ｊ−４３０日 昭和６３年特許願第２５２５８号 ２、発明の名称 半導体装置の製造方法 ３、補正をする者 事件との関係 特許出願人 住所 東京部品用区北品用６丁目７番３５号名称 （２
１８） ソニー株式会社４、代理人 住所 東京都供田谷区豪徳寺１丁目３５番１号明細書の
発明の詳細な説明の欄及び図面の簡単６、補正の内容 （１）明細書第１２頁４行■、「従つ」か６１１行目、
「きる。」までを削除する。 （２）明細書第１２頁最下行、「形成する。」の次に下
記の文章を追加する。 記 「これにより、コンタクトホール１０内部の抵抗は非常
に小さくなる。というのは、多結晶シリコンの比抵抗は
上述したように８００μΩｃｍであるのに対してチタン
シリサ・ｆド（Ｔｉｓｉｚ）の比抵抗は！５μΩｃｍと
非常に小さい（１％強）からである。これによって配線
抵抗の減少を図ることができる。」 （３）明細書第１３頁下から６行目、「１９」を「１０
」に訂正する。 （４）明細書第１２頁４行目、「２・・・絶縁膜、」を
「９・・・絶縁膜、」に訂正する。
法の一つの実施例を工程順に示す断面図、第２図（Ａ）
乃至（Ｇ）は本発明半導体装置の製造方法の別の実施例
を工程順に示す断面図、第３図（Ａ）、（Ｂ）は従来例
を工程順に示す断面図である。 符号の説明 １・・・半導体基板、２・・・絶縁膜、１０・・・コン
タクトホール、 １１・・・多結晶シリコン、 １２・・・高融点金属膜、１６・・・配線膜。 忙−ＣＤ Ｉ Ｑ：１ （Ｊ＼
１） −ノ
、５−ノ
−ノ（町 Ｉ−）、
？−＼柔 〜 ＼１ノ
−一ノどへ
ど）ｈ ｋ （） ＼ノ
（）
＼ノ＼ （）−ノ
−ノ第２図 り 従来イ列を工ｆ影頂に示す断面図 第６図 １Ｆ条左ネ市正看） （自発） 昭和６３年 ４ Ｊ−４３０日 昭和６３年特許願第２５２５８号 ２、発明の名称 半導体装置の製造方法 ３、補正をする者 事件との関係 特許出願人 住所 東京部品用区北品用６丁目７番３５号名称 （２
１８） ソニー株式会社４、代理人 住所 東京都供田谷区豪徳寺１丁目３５番１号明細書の
発明の詳細な説明の欄及び図面の簡単６、補正の内容 （１）明細書第１２頁４行■、「従つ」か６１１行目、
「きる。」までを削除する。 （２）明細書第１２頁最下行、「形成する。」の次に下
記の文章を追加する。 記 「これにより、コンタクトホール１０内部の抵抗は非常
に小さくなる。というのは、多結晶シリコンの比抵抗は
上述したように８００μΩｃｍであるのに対してチタン
シリサ・ｆド（Ｔｉｓｉｚ）の比抵抗は！５μΩｃｍと
非常に小さい（１％強）からである。これによって配線
抵抗の減少を図ることができる。」 （３）明細書第１３頁下から６行目、「１９」を「１０
」に訂正する。 （４）明細書第１２頁４行目、「２・・・絶縁膜、」を
「９・・・絶縁膜、」に訂正する。
Claims (1)
- （１）半導体基板を覆う絶縁膜に半導体領域が露出する
ように形成されたコンタクトホール内に多結晶シリコン
を埋める工程と、多結晶シリコンが埋まったコンタクト
ホール上を含め上記絶縁膜上に高融点金属膜を形成しそ
してコンタクトホール内の上記多結晶シリコンを上記高
融点金属のシリサイド膜とする工程と、上記絶縁膜上に
形成された高融点金属膜をエッチングする工程と、上記
絶縁膜上に上記シリサイド膜を介して上記半導体領域に
接続される配線膜を形成する工程と、を少なくとも有す
ることを特徴とする半導体装置の製造方法
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63025258A JP2966414B2 (ja) | 1988-02-05 | 1988-02-05 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63025258A JP2966414B2 (ja) | 1988-02-05 | 1988-02-05 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH01200653A true JPH01200653A (ja) | 1989-08-11 |
| JP2966414B2 JP2966414B2 (ja) | 1999-10-25 |
Family
ID=12160995
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63025258A Expired - Lifetime JP2966414B2 (ja) | 1988-02-05 | 1988-02-05 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2966414B2 (ja) |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS583250A (ja) * | 1981-06-30 | 1983-01-10 | Toshiba Corp | 半導体装置の製造方法 |
| JPS61137367A (ja) * | 1984-12-10 | 1986-06-25 | Hitachi Ltd | 半導体集積回路装置の製造方法 |
| JPS62104174A (ja) * | 1985-10-31 | 1987-05-14 | Nippon Texas Instr Kk | 半導体装置及びその製造方法 |
-
1988
- 1988-02-05 JP JP63025258A patent/JP2966414B2/ja not_active Expired - Lifetime
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS583250A (ja) * | 1981-06-30 | 1983-01-10 | Toshiba Corp | 半導体装置の製造方法 |
| JPS61137367A (ja) * | 1984-12-10 | 1986-06-25 | Hitachi Ltd | 半導体集積回路装置の製造方法 |
| JPS62104174A (ja) * | 1985-10-31 | 1987-05-14 | Nippon Texas Instr Kk | 半導体装置及びその製造方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2966414B2 (ja) | 1999-10-25 |
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Legal Events
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