JPS61137367A - 半導体集積回路装置の製造方法 - Google Patents

半導体集積回路装置の製造方法

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JPS61137367A
JPS61137367A JP59259144A JP25914484A JPS61137367A JP S61137367 A JPS61137367 A JP S61137367A JP 59259144 A JP59259144 A JP 59259144A JP 25914484 A JP25914484 A JP 25914484A JP S61137367 A JPS61137367 A JP S61137367A
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JP
Japan
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semiconductor region
forming
layer
conductive layer
semiconductor
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English (en)
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Mitsumasa Koyanagi
光正 小柳
Hiroko Kaneko
兼子　宏子
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Hitachi Ltd
Original Assignee
Hitachi Ltd
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Publication date
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    • H10P14/6316—Formation by nitridation, e.g. nitridation of the substrate

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［技術分野］ 本発明は、半導体集積回路装置に関するものであり、特
に、半導体集積回路装置の高集積化に適用して有効な技
術に関するものである。
［背景技術］ 半導体基板の表面部に設けたＭＩＳＦＥＴのソース領域
、ドレイン領域にはアルミニュウムからなる信号配線が
接続孔を通して接続されている。
ところが、アルミニュウムは半導体集積回路装置（以下
、ＩＣという）の製造工程中の熱処理によって、容易に
ソース領域およびドレイン領域中に拡散する。このソー
ス領域およびドレイン領域中に拡散したアルミニュウム
によって、それらソース領域、ドレイン領域と半導体基
板との間が電気的に短絡されるという問題点がある。
そこで、アルミニュウムがソース領域、ドレイン領域中
に拡散するのを防止するために、前記信号配線とソース
領域、ドレイン領域との間にバリアメタルを設ける技術
がある（Ｃ，Ｙ、ＴＩＮＧ、丁ｈｉｎ　Ｓ。
ｌｉｄ　ＦｉｌＩＩ’ｓ、　９６　［１９８２］　ｐ３
２７）、このバリアメタルは、２層構造からなり、下層
がチタン層、上層が窒化チタン層からなる。
本発明者は、前記バリアメタルではＩＣの集積化を向上
させることが困難であるという問題点を見出した。前記
バリアメタルはそれを形成する際のマスク合せズレを考
慮して、接続孔よりも大きく形成しなければない６さら
に１例えばドレイン領域上に形成したバリアメタルとソ
ース領域に接続される信号配線との間にマスク合せ余裕
を設けなければならない。これらのことからＩＣの高集
積化が困難となる。
一方、ＭＩＳＦＥＴのソース領域およびドレイン領域の
シート抵抗値を低減するために、ソース領域、ドレイン
領域上面にチタンシリサイド層を形成する技術がある（
Ｒ，Ｄ、Ｄａｖｉｅｓ、　Ｉｎヒｅｒｎａｔ、１ｏｎａ
ＬＥｌｅｃｔｒｏｎ　Ｄｅｖｉｃｅｓ　Ｍｅｅｔ、ｉｎ
ｇ、　Ｔｅｃｈｎｉｃａｌ　Ｄｉｇｅｓｔ７１４　［１
９８２］　）。
しかし、本発明者は、チタンシリサイドはアルミニュウ
ムと４５０［’Ｃ］程度で反応し始めるので、チタンシ
リサイド層では、アルミ配線のバリアメタルとして用い
ることができないという問題点を見出した。チタンシリ
サイドがバリアメタルとならないのは、前記信号配線を
形成した後にも。
４５０［’Ｃ１程度の熱処理がチップに施されるからで
ある。
［発明の目的１ 本発明の目的は、ＩＣの高集積化を図ることが可能な技
術を提供することにある。
本発明の他の目的は、信号配線等の導電層が接続された
半導体領域を、他の半導体領域から電気的に良好に分離
することが可能な技術を提供することにある。
本発明の前記ならびにその他の目的と新規な特徴は、本
明細書の記述及び添付図面によって明らかになるであろ
う。
［発明の概要］ 本願において開示される発明のうち１代表的なものの鷹
要を簡単に説明すれば、下記のとおりである。
すなわち、信号配線、電源配線等の導電層を構成するア
ルミニュウムが半導体領域中に拡散するのを防止するた
めに、前記半導体領域と導電層との間にバリアメタルを
備えたＩＣにおいて、前記バリアメタルを半導体領域上
面に自己整合によっ〜で形成することにより、バリアメ
タルと接続孔との間のマスク合せ余裕、およびバリアメ
タルと導電層との間のマスク合せ余裕を不要にして、Ｉ
Ｃの集積度を向上するものである。
以下、本発明の構成について、実施例とともに説明する
。
実施例は１本発明をＭＩＳＦＥＴを備えたＩＣに適用し
た一例である。
なお、実施例を説明するための全図において。
同一機能を有するものは同一符号を付け、そのくり返し
の説明は省略する。
［実施例Ｉ］ 第１図乃至第８図は、本発明の実施例Ｉを説明するため
の図であり、ｌｌ造工程におけるＩＣの要部の断面図で
ある。
本実施例のＩＣの製造方法は、まず第１図に示すように
、ｐ−型単結晶シリコンからなる半導体基板ｌの所定の
表面部に、フィールド絶縁膜２およびＰ＋型チャネルス
トッパ領域３を形成する。
フィールド絶縁膜２は、それが設けられる以外の半導体
基板ｌの上面を耐熱酸化マスクで覆った後に、半導体基
板ｌの上面を酸化して形成する６耐熱酸化マスクは、例
えばＣＶＤ技術によって得られるシリコンナイトライド
膜を用いる。
チャネルストッパ領域３は、フィールド絶縁膜２を形成
する以前に、予じめ半導体基板１の表面部にＰ型不純物
を導入し、この不純物をフィールド絶縁膜２を形成する
熱酸化工程中に拡散して形成する。前記ｎ型不純物はイ
オン打ち込みによって導入し、またイオン打ち込みの際
のマスクはフィールド絶縁膜２を形成する際の耐熱酸化
マスクと、これを形成するときのホトレジストマスクと
を用いる。
次に、半導体基板ｌのフィールド絶縁膜２の間の表面を
酸化してゲート絶縁膜４を形成する。
次に、ゲート電極５を形成するために１例えばＣＶＤ技
術によって得られる多結晶シリコン層を半導体基板１上
の全面に形成する。そして、この多結晶シリコン層の不
要な部分を選択的にエツチングしてゲート電極５を形成
する。
次に、第２図に示すように、半導体基板ｌの表面部にｎ
型不純物、例えばリンをイオン打ち込みによって導入す
る。このｎ型不純物は、ＭＩＳＦＥＴのｎ″型のソース
領域およびドレイン領域を形成するためのものである。
次に、第３図に示すように、ゲート電極５の側面に被着
して側部絶縁膜（サイドウオール）６を形成するために
、半導体基板１上の全面に、例えばＣＶＤ技術によって
得られるシリコン酸化膜を形成する。このシリコン酸化
膜を形成する際に、ゲート電極５の側部に特に厚くシリ
コン酸化膜が形成されるので、シリコン酸化膜をその上
面から除々に除去することによって、サイドウオール６
を形成することができる。サイドウオール６を形成する
際には、オーバエツチングを施すので、半導体基板１上
の不要なゲート絶縁膜４も伴に除去される。
次に、ゲート電極５およびサイドウオール６をマスクと
して、イオン打ち込みによってｎ型不純物、例えば砒素
を半導体基板ｌの表面に導入する。
このｎ型不純物は、先に導入したｎ型不純物より拡散系
数の小さいものである。
そして、半導体基板１をアニールすることによって、半
導体基板１の表面部に導入した２種のｎ型不純物を拡散
して、ｎ−型半導体領域７ａとｎ６型半導体領域７ｂと
を形成する。半導体領域７ａ、７ｂは、Ｍ　Ｉ　Ｓ　Ｆ
ＥＴのソース領域、ドレイン領域として用いられるもの
である。
次に、第４図に示すように、ゲート電ｔｉｓおよび半導
体領域７ｂ上面に、チタンシリサイド層８゜９を形成す
るために、半導体基板１上の全面にチタン層１０を形成
する。このチタン層１０は、例えばスパッタ技術によっ
て形成する。そして、半導体基板ｌを５００［”Ｃ］程
度の温度でアニールすることによって、半導体領域７ｂ
とチタン層１０とを反応させてチタンシリサイド層９を
形成する。このアニール工程中に、ゲート電極５とこの
上のチタン層１０とが反応するので、ゲート電極５上に
もチタンシリサイド層８を形成することができる。
次に、第５図に示すように、フィールド絶縁膜２および
サイドウオール６上の不要となったチタンＭＩＯをエツ
チングによって選択的に除去する。
エツチング液としては過酸化水素系のエツチング液を用
いる。
次に、第６図に示すように、チタンシリサイドＭ８．９
を窒化チタン層１１．１２とするために、窒素を含むガ
ス中でアニールする。
このアニール工程によって、チタンシリサイド層９をそ
の上面がら除々に窒化チタン層１２にすることができる
。窒化チタンＭ１２中に含まれているべきシリコンは、
チタンシリサイド層９の下層部に析出される。
本実施例では、第５図に示したチタンシリサイド層９の
中央部まで窒化チタン層１２となるように、前記アニー
ル工程の時間を設定した。これは、チタンシリサイド層
９より窒化チタン層１２の方がシート抵抗値が大きいの
で、シート抵抗値の増加をできるだけ少なくするためで
ある。しかし、アニール時間を充分に長くすることによ
って、チタンシリサイド層９の全てを窒化チタン層１２
とすることもできる。
以上のように、自己整合によって半導体領域７ｂの上面
にチタンシリサイド層９を形成し、さらにチタンシリサ
イド層９を窒素を含むガス中でアニールして、窒化チタ
ンＪ！７１２としたので、窒化チタン層１２からなるバ
リアメタルをマスク合せ余裕を不要にして半導体領域７
ｂ上に形成することができる。
さらに、半導体領域７ｂの上面に、該半導体領域７ｂよ
りシート抵抗の小さいチタンシリサイド層９あるいは窒
化チタン！１２を設けることによって、半導体領域７ｂ
を伝搬すべき電気信号の伝搬速度を向上することができ
る。
また、ゲート電極Ｓ上にチタンシリサイド層８窒化チタ
ン層１１を形成することにより、ゲート電極５を伝達す
る電気信号の伝般速度を向上することができる。
さらに、チタンシリサイド層８．９を形成するための熱
処理装置を用い、ガス中に窒素を含ませるだけで窒化チ
タン層１１．１２を形成できる。
以上のように、半導体領域７ｂおよびゲート電極５のシ
ート抵抗値を低減させ、かつ半導体領域７ｂ上に自己整
合によってバリアメタルを形成することに、本実施例の
特徴がある。
次に、第７図に示すように１例えばＣＶＤ技術によって
得られるフォスフオシリケードガラスを用いて、半導体
基板１上の全面に絶縁膜を形成する。そして、半導体領
域７ｂ上の絶縁１１１１３を選択的に除去して、接続孔
１４を形成する。
次に、導電層１５を形成するために半導体基板ｌ上の全
面にアルミニュウム層を形成する。このアルミニュウム
層は、例えば蒸着技術によって形成し、また半導体領域
７ｂ中への拡散を低減させるために、シリコンを含有さ
せる。そして、このアルミニュウム層の不要な部分を１
例えばドライエツチング技術によって選択的に除去して
導電層１５を形成する。
次に、第８図に示すように、例えばＣＶＤ技術によって
得られるシリコン酸化膜を用いて半導体基板ｌ上に絶縁
膜１６を形成する。
半導体領域７ｂ上に自己整合によって、窒化チタン層１
２からなるバリアメタルを設けることができるので、バ
リアメタルと導電層１５とのマスク合せ余裕を不要にで
きる６ 導電層１５を形成した後、導電層１５と半導体　　゛領
域７ｂとの接続抵抗を低減するために半導体基板１をア
ニールする必要がある。
一方、絶縁膜１６には、ナトリュウムイオン等の不純物
イオンを捕捉する効果がある。ところが。
この不純物の捕捉効果は、絶縁膜１６の形成温度が低い
と低下する。
そこで、絶縁膜１６を形成した後にも、半導体基Ｆｉ１
をアニールすることによって、絶縁膜１６の前記不純物
の捕捉効果を向上させている。
ところが、前記導電層１５と半導体領域７ｂとの接続抵
抗を低減させるためのアニール工程中に。
導電層１５を構成するアルミニュウムがチタンシリサイ
ド層９内に拡散し、さらに半導体領域７ｂ内に拡散する
。この半導体領域７ｂ内に拡散したアルミニュウムは、
絶縁膜１６が有する不純物イオンの捕捉効果を向上させ
るためのアニール工程中に半導体領域７ｂの内部にさら
に拡散しようとする。アルミニュウムが半導体領域７ｂ
内に拡散すると、半導体領域７ｂと半導体基板ｌとの間
が短絡する恐れがある。
しかし１本実施例では、チタンシリサイド層９よりグレ
インが小さいために、ち密な層を形成することができ、
さらにアルミニュウムとの反応温度がチタンシリサイド
層９より高い窒化チタン層１２を導電層１５と半導体領
域７ｂとの間に設けである。
したがって、前記アニール工程中にアルミニュウムが半
導体領域７ｂ内に拡散するのを防止できるので、半導体
領域７ｂと半導体基板１との間の接合破壊を防止するこ
とができる。
本実施例のＩＣは、絶縁膜１６を形成した後に。
半導体基板１等からなるチップをパッケージによって外
気から封止して完成する。半導体基板１をパッケージに
固定する技術として、半導体基板ｌとパッケージとを摩
擦させることによって、それらの間に共晶を形成して固
定する方法がある。
この共晶を形成する際にも半導体基板ｌに熱が加えられ
るので、導電層１５を構成するアルミニュウムが半導体
領域７ｂ内に拡散する恐れがある。
しかし１本実施例では、窒化チタン層１２からなるバリ
アメタルを半導体領域７ｂ上に設けであるので、前記共
晶を形成する際にアルミニュウムが半導体領域７ｂ内に
拡散するのを防止できる。
［実施例■］ 本発明の実施例■は、実施例■のＩＣにおける接続孔１
４を形成した後に、接続孔１４から露出するチタンシリ
サイド層９を窒化チタン層１２とするものである。
第９図および第１０図は１本発明の実施例■を説明する
ための図であり、製造工程におけるＩＣの要部の断面図
である。
第９図に示すフィールド絶縁膜２、ｐ１型チャネルスト
ッパ領域３、ゲート絶縁膜４．ゲート電極５、サイドウ
オール６半導体領域７ａ、７ｂ。
チタンシリサイド層８．９のそれぞれを実施例■と同様
に順次、形成する。
次に、第１Ｏ図に示す絶ａ膜１３および接続孔１４を実
施例【と同様に形成する。
次に、窒素を含むガス雰囲気中で半導体基板ｌ全体をア
ニールすることによって、接続孔１４から露出している
部分のチタンシリサイド層９を窒化チタン層１２に形成
する。
実施例■では、前記アニール工程の時間を充分に長くし
て、第９図におけるチタンシリサイド層９の下層部まで
′窒化チタン層１２に形成した。
なお、ゲート電極５上のチタンシリサイド層８は、絶縁
［１３によって覆われているので、窒化チタン層とはな
らない。
次に、ｎ型不純物、例えばリンをイオン打ち込みによっ
て、接続孔１４を通し、さらにチタンシリサイド層９を
貫通させて半導体領域７ｂ内に導入する。そして、半導
体基板１をアニールして前記ｎ型不純物を半導体基板ｌ
内に拡散させる。
このように、接続孔１４の下部の半導体領域７ｂにｎ型
不純物を再度導入し、かつ拡散させることによって、第
１Ｏ図に示すように、接続孔１４の下部の半導体領域７
ｂと半導体基板１との接合部を深く形成することができ
る。このことによって、アルミニュウムからなる導電Ｊ
ｌ１１５が拡散することによる半導体領域７ｂと半導体
基板１との接合破壊をさらに良好に防止することができ
る。
また、窒化チタン層１２は、チタンシリサイド層９より
シート抵抗値が大きいので、窒化チタン層１２を形成す
ることによって、半導体領域７ｂ上面のシート抵抗値が
増加する恐れがある。しかし、本実施例■では、接続孔
１４におけるチタンシリサイド層９のみを窒化チタン層
１２とするので、窒化チタン［１２を形成することによ
る半導体領域７ｂ上面のシート抵抗値の増加を防ぐこと
ができる。
なお、ｎ型不純物の半導体領域７ｂ内への再度の打ち込
みは、接続孔１４を形成した後の窒化チタン層１２を形
成する以前に行うこともできる。
さらに、チタンシリサイド層９を窒化チタン層１２に形
成する方法としては、プラズマ状態にした窒素ガスを用
いる方法、アンモニアガスを用いる方法、イオン打ち込
みによって窒素原子あるいは分子を導入する方法がある
。
プラズマを用いる方法では、窒素ガスが励起状態にある
ことからチタンシリサイド層９との反応速度を速めるこ
とができるので、窒化チタン層１２を形成するための工
程時間を短縮することができる。
アンモニアガスを用いる方法では、アンモニアガスが絶
縁膜１３と反応しにくいことから、窒化チタン層１２を
形成する際に絶縁膜１３が受ける損傷を防止できる。
イオン打ち込みを用いる方法では、イオン打ち込みのエ
ネルギーを制御することによって、窒化チタン層１２の
膜厚を容易に制御して形成することができる。
［効果］ 本願によって開示された新規な技術によれば、以下の効
果を得ることができる。
（１）、ＭＩＳＦＥＴのソース領域、ドレイン領域等の
半導体領域の上面に自己整合によってチタンシリサイド
層を形成し、このチタンシリサイド層を窒素を含むガス
中でアニールして窒化チタン層としたので、窒化チタン
層からなるバリアメタルをマスク合せ余裕を不要にして
前記半導体領域上に形成することができる。
（２）、前記（１）により、ＩＣの集積度を向上するこ
とができる。
（３）、半導体領域の上面に、該半導体領域よりシート
抵抗の小さいチタンシリサイド層あるいは窒化チタン層
を設けることによって、半導体領域を伝般す八き電気信
号の伝般速度を向上することができる。
（４）、ゲート電極上にチタンシリサイド層または窒化
チタン層を形成することにより、グー１−電極を伝達す
る電気信号の伝般速度を向上することができる。
（５）、半４体領域上あるいはゲート電極上に設けられ
るチタンシリサイド層を形成するための熱処理装置を用
い、ガス中に窒素を含有することによって、前記チタン
シリサイド層を窒化チタン層に形成することができるの
で、窒化チタン層を形成するための専用の製造装置を不
要にできる。
（６）、チタンシリサイド層よりグレインが小さいため
に、ち密な層を形成することができ、さらにアルミニュ
ウムとの反応温度がチタンシリサイド層より高い窒化チ
タン層を、導電層とそれが接続される半導体領域との間
に設けであるので、前記導電層とチタンシリサイド層と
の接続抵抗を低減させるためのアニール工程、または不
純物イオンを絶縁膜が捕捉する捕捉効果を向上させるた
めのアニール工程中にアルミニュウムが半導体領域内に
拡散するのを防止できる。
（７）、半導体領域の上に設けられる接続孔を通して、
ｎ型不純物を再度導入し、かつ半導体基板内に拡散させ
ることによって、前記接続孔の下部における半導体領域
と半導体基板との接合部を深く形成することができるの
で、アルミニュウムからなる導電層が拡散することによ
る半導体領域と半導体基板との接合破壊をさらに良好に
防止することができる。
以上、本発明者によってなされた発明を実施例にもとず
き具体的に説明したが１本発明は前記実施例に限定され
るもではなく、その要旨を逸脱しない範囲において種々
変形可能であることはいうまでもない。
例えば１本発明は、Ｍ　Ｉ　Ｓ　ＦＥＴを備えたＩＣば
かりでなく、バイポーラトランジスタを備えたＩＣにも
適用できる。
【図面の簡単な説明】
第１図乃至第８図は、本発明の実施例■の半導体集積回
路装置の製造方法を説明するための図であり、！ｌｌ造
工程における半導体集積回路装置の要部の断面図である
。 第９図乃至第１Ｏ図は１本発明の実施例■の半導体集積
回路装置の製造方法を説明するための図であり、製造工
程における半導体集積回路装置の要部の断面図である。 ｌ・・半導体基板、２・・・フィールド絶縁膜、３・・
・チーヤネルストツパ領域、４・・・ゲート絶Ｒ膜、５
・・・ゲート電極、６・・・サイドウオール、７ａ、７
ｂ・・・半導体領域（ソース、ドレイン）、８．９・・
・チタンシリサイド層、１０・・・チタン層、１１．１
２・・・窒化チタン層、１３．１６・・・絶縁膜、１４
・・・接続孔。 １５・・−導電層。 第　　１　　図 第　　２　　図 第　　３　　図 第　　４　　図 第　　５　　図 第　　６　　図 第　　７　　図 第　　８　　図 第　　９　　図

Claims (1)

  1. 【特許請求の範囲】 １、半導体基板の表面部に、半導体基板と反対導電型の
    半導体領域を形成する工程と、該半導体領域に接続され
    る信号配線、電源配線等の導電層が前記半導体領域内に
    拡散するのを低減する第１導電層を、前記半導体領域の
    上面に形成する工程と前記半導体領域に電気的に接続さ
    れ、かつ半導体基板上を延在する第２導電層を形成する
    工程とを備えた半導体集積回路装置の製造方法において
    、前記第１導電層を形成する工程は、半導体領域の上面
    に高融点金属層を形成し、該高融点金属層と前記半導体
    領域とを反応させて化合物導電層を形成する工程と、化
    合物導電層を窒素と反応させることにより窒化物導電層
    とする工程とを備えていることを特徴とする半導体集積
    回路装置の製造方法。 ２、前記化合物導電層を形成する工程は、チタンシリサ
    イド層を形成することを特徴とする特許請求の範囲第１
    項記載の半導体集積回路装置の製造方法。 ３、前記窒化物導電層を形成する工程は、化合物導電層
    を窒素を含む不活性ガス中でアニーリングすることによ
    り、窒化物導電層にすることを特徴とする特許請求の範
    囲第１項記載の半導体集積回路装置の製造方法。
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