JPH01201757A - アクセス競合回避回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は夫々バスマスタとなり得る複数のモジュールに
よる共有資源へのアクセス競合を回避するための回路に
関し、例えばデュアルプロセッサシステムに含まれる共
有メモリに対するアクセス競合を回避する回路の小型化
さらには高速応答性に適用して有効な技術に関するもの
である。

【従来技術〕

デュアルプロセッサシステムやマルチプロセッサシステ
ムに含まれる共有メモリなどに対するアクセス競合を回
避する回路は、従来り型フリップフロップが利用されて
いる０例えばデュアルプロセッサシステムにおいて一対
のプロセッサに共有されるメモリに対するアクセス競合
を回避する場合、相互に逆相でクロック信号が与えられ
る一対のＤ型フリップフロップの夫々に相互に異なるア
クロック信号が供給されるようにされ、相互に一方のＤ
型フリップフロップの出力を他方のフリップフロップの
クリア端子に供給するようにして、一対のＤ型フリップ
フロップの出力が相補的関係を採り得るようにされてい
る。

尚、バスアクセスの競合回避技術については例えば昭和
６０年１２月２５日オーム社発行の「マイクロコンピュ
ータハンドブックＪ　Ｐ６７４乃至ＰＣｌ３に記載され
ている。

〔発明が解決しようとする課題〕

しかしながら、従来のアクセス競合回避回路は１つのア
クセス要求信号につき少なくとも１つのプリップフロッ
プが必要になって、回路規模の増大、さらには占有面積
の増大を招いてしまう。しカモ、クロック信号に同期し
てアクセス要求をサンプリングするため、このサンプリ
ングタイミングとアクセス要求タイミングとの間にずれ
がある場合には、アクセス要求に対する応答が悪くなっ
てしまう。

本発明の目的は、回路規模の小型化、さらにはアクセス
要求に対する高速応答性を達成することができるアクセ
ス競合回避回路を提供することにある。

本発明の前記並びにそのほかの目的と新規な特徴は、本
明細書の記述及び添付図面から明らかになるであろう。

〔課題を解決するための手段〕

本願において開示される発明のうち代表的なものの概要
を簡単に説明すれば下記の通りである。

すなわち、一方の入力端子と出力端子を相互に交叉結合
した一対の論理ゲートを備え、夫々の論理ゲートの他方
の入力端子には夫々バスマスタとなり得る互いに異なる
モジュール（バスマスタモジュール）のアクセス要求信
号又はこれに基づいて形成された信号が供給され、何れ
か一方のアクセス要求信号が先にアサートされたとき、
これによって得られる出力状態を他方のアクセス要求信
号のアサート状態に関係なく保持するスタティックフリ
ップフロップを含んで構成される。

〔作　用〕

上記した手段によれば、１つのスタティックプリップフ
ロップは、夫々バスマスタとなり得る複数のモジュール
による共有資源への競合する２つのアクセス要求をその
要求の早遅によって１つだけ選択的に有効としてアクセ
ス競合を回避する。

斯るスタティックフリップフロップは１つで直接２つの
アクセス要求の競合を回避処理することにより、回路規
模の小型化もしくは占有面積の低減を達成すると共に、
プログラマブル・ロジック・デバイスのようにゲートレ
ベルで基本セルが構成されているような半導体集積回路
において未使用もしくは空きセルを利用したアクセス競
合回避回路の構成が極めて容易になる。さらにこのスタ
ティックフリップフロップはクロック信号などによって
アクセス要求信号のサンプリングタイミングを規定する
必要がないことにより、内部ゲート数段骨の実質的に無
視し得る程度の短い時間遅延するだけで所定のアクセス
要求を有効とすることができ、もってアクセス要求の高
速応答性を達成する。

〔実施例〕

第２図は本発明に係るアクセス競合回避回路を適用した
デュアルプロセッサシステムの一部を示すブロック図で
ある。

このデュアルプロセッサシステムは、２つのマイクロプ
ロセッサＭ　Ｐ　Ｕ　ａ　、　Ｍ　Ｐ　Ｕ　ｂを含み、
両プロセッサＭＰＵａ、ＭＰＵｂは独立にアクセス可能
な共有資源として例えばＳＲＡＭ　（スタティック・ラ
ンダム・アクセス・メモリ）のようなメモリＣＭを共有
する。

このメモリＣＭのアドレス入力端子は、アドレス入力バ
ッファＡＢＵＦａ及びアドレスバスＡＢａを介して一方
のマイクロプロセッサＭ　Ｐ　ｔＪ　ａのアドレス出力
端子に結合されると共に、アドレス人力バッファＡＢＵ
Ｆｂ及びアドレスバスＡＢｂを介して他方のマイクロプ
ロセッサＭＰＵｂのアドレス出力端子に結合される。さ
らに、メモリＣＭのデータ入出力端子は、データ入出力
バッファＤ　Ｂ　Ｕ　Ｆ　ａ及びデータバスＤＢａを介
して一方のマイクロプロセッサＭ　Ｐ　Ｕ　ａのデータ
入出力端子に結合されると共に、データ入出力バッファ
ＤＢＵＦｂ及びデータバスＤＢｂを介して他方のマイク
ロプロセッサＭＰＵｂのデータ入出力端子に結合される
。

アクセス競合回避回路ＡＢＴは、一方のマイクロプロセ
ッサＭ　Ｐ　Ｕ　ａからアクセス要求信号ＲＥＱａを受
けると共に、他方のマイクロプロセッサＭＰＵｂからア
クセス要求信号ＲＥＱｂを受ける。

特に制限されないが、本実施例においてアクセス要求信
号ＲＥＱａ、ＲＥＱｂは共にマイクロプロセッサＭＰＵ
ａ、ＭＰＵｂから出力される。アクセス競合回避回路Ａ
ＢＴは、マイクロプロセラするアクセス要求をその要求
信号ＲＥＱａ、ＲＥＱｂのアサートタイミングの早遅に
よって１つだけ選択的に有効とするものであり、競合す
るアクセフセス選択信号Ｐ　Ｓ　ａ　ｅ　Ｐ　Ｓ　ｂを
アクセスコントローラＡＣＯＮＴに出力する。このアク
セス選択信号ＰＳａはアサートレベルとしてのローレベ
ルによりマイクロプロセッサＭ　Ｐ　Ｕ　ａによるアク
セス要求に応じて当該アクセス選択を指示する信号とさ
れる。アクセス選択信号ＰＳｂはアサートレベルとして
のローレベルによりマイクロプロセッサＭ　Ｐ　ｔＪ　
ｂによるアクセス要求に応じて当該アクセス選択を指示
する信号とされる。したがって、アクセス選択信号ＰＳ
ａ、ＰＳｂは、同時にアサートされることなく何れか一
方だけが選択的にアサートされる。

第１図は上記アクセス競合回避回路ＢＡＴの詳細な一例
を示す回路図である。このアクセス競合回避回路ＢＡＴ
は、一方の入力端子にアクセス要求信号ＲＥ　Ｑ　ａが
供給される２人力型オアゲートＯＲ１と、一方の入力端
子にインバータＩＮｖ１を介してアクセス要求信号ＲＥ
Ｑｂが供給される２人力型アンドゲートＡＮＤＩとを備
え、オアゲートＯＲＩの他方の入力端子をアンドゲート
ＡＮＤ１の出力端子に交叉結合すると共に、アンドゲー
トＡＮＤ１の他方の入力端子をオアゲートＯＲ１の出力
端子に交叉結合し、そのオアゲートＯＲ１の出力を一方
のアクセス選択信号ＰＳａとすると共に、アンドゲート
ＡＮＤ１の出力信号をインバータＩＮＶ２で反転形成し
た信号を他方のアクセス選択信号ＰＳｂとするスタティ
ックフリップフロップとして構成される。

このアクセス競合回避回路ＢＡＴにおいて、両方のアク
セス要求信号ＲＥＱａ、ＲＥＱｂが共にハイレベルにネ
ゲートされているときは双方のアクセス選択信号ＰＳａ
、ＰＳｂはハイレベルにネゲートされる。この状態で、
一方のアクセス要求信号ＲＥ　Ｑ　ａがローレベルにア
サートされると。

これに対応する一方のアクセス選択信号ＰＳａがローレ
ベルに反転される。このようにして何れか一方のアクセ
ス要求信号が先にアサートされると、スタティックフリ
ップフロップとしての性質上、上記一方のアクセス要求
信号がネゲートされない限りこれによって得られる出力
状態は他方のアクセス要求信号のアサート状態に関係な
く保持される。これによって、アクセス競合回避回路Ａ
ＢＴは、マイクロプロセッサＭＰＵａ、ＭＰＵｂによる
メモリＣＭへの競合するアクセス要求をその要求信号Ｒ
ＥＱａ、ＲＥＱｂのナサートタイミングの早遅によって
１つだけ導板的に有効として、競合するアクセス要求を
回避するようにアクセス選択信号ＰＳａ、ＰＳｂの何れ
か一方だけを選択的にアサートする。

アクセスコントローラＡＣＯＮＴは、何れのアクセス選
択信号Ｐ　Ｓ　ａ又はＰＳｂがアサートされるかに呼応
してマイクロプロセッサＭ　Ｐ　Ｕ　ａ又はＭＰＵｂに
よるメモリＣＭのアクセスを可能とするための各種タイ
ミング信号若しくは制御信号を形成する。次にこのアク
セスコントローラＡＣＯＮＴの詳細な一例を第３図に基
づいて説明する。

このアクセスコントローラＡＣＯＮＴは、上記アクセス
選択信号ＰＳａがアサートされることによって出力動作
をイネーブルとするマイクロプロセッサＭ　Ｐ　Ｕ　ａ
用のアドレスコンパレータＡＣＯＭＰａと、上記アクセ
ス選択信号ＰＳｂがアサートされることによって出力動
作をイネーブルとするマイクロプロセッサＭＰＵｂ用の
アドレスコンパレータＡＣＯＭＰｂとを備える。

一方のアドレスコンパレータＡ　ＣＯＭ　Ｐ　ａは、メ
モリＣＭに割り当てられたアドレス空間に応するアドレ
スデータＡＤＡＴａが参照アドレスとして予めアドレス
スイッチを介して初期設定されており、一方のマイクロ
プロセッサＭ　Ｐ　Ｕ　ａから供給されるアドレス・ス
トローブ信号ＡＳａがローレベルにアサートされること
に呼応して当該マイクロプロセッサＭ　Ｐ　Ｕ　ａから
出力されるアドレス信号ＡＤＲ８ａを内部に取り込んで
参照アドレスと比較する。その比較結果が一致の場合に
はアドレスコンパレータＡ　ＣＯＭ　Ｐ　ａの出力信号
とされるアドレスバッファ選択信号Ａ　Ｂ　Ｓ　ａをロ
ーレベルにアサートするが、斯る出力動作は上記アクセ
ス選択信号ＰＳａがアサートされた場合にだけ行われる
。このアドレスバッファ選択信号ＡＢＳａはそのローレ
ベルによってアドレス入力バッファＡ　Ｂ　Ｕ　Ｆ　ａ
を動作可能な状態に制御する。アドレスバッファ選択信
号ＡＢＳａは２人力型オアゲートＯＲ２によってデータ
ストローブ信号ＤＳａと論理和が採られ、このオアゲー
トＯＲ２の出力はデータバッファ選択信号ＤＢＳａとさ
れる。データバッファ選択信号ＤＲ８ａは、アドレスバ
ッファ選択信号Ａ　Ｂ　Ｓ　ａ及びデータストローブ信
号ＤＳａが共にアサートされた場合にのみローレベルに
７サートされて、データ人出力バッファＤＢＵＦａを動
作可能な状態に制御する。

他方のアドレスコンパレータＡＣＯＭＰｂは、メモリＣ
Ｍに割り当てられたアドレス空間に応するアドレスデー
タＡＤＡＴｂが参照アドレスとして予め初期設定されて
おり、一方のマイクロプロセッサＭＰＵｂから供給され
るアドレス・ストローブ信号ＡＳｂがローレベルにアサ
ートされることに呼応して当該マイクロプロセッサＭＰ
Ｕｂから出力されるアドレス信号ＡＤＲ８ｂを内部に取
り込んで参照アドレスと比較する。その比較結果が一致
の場合にはアドレスコンパレータＡＣＯＭｐｂの出力信
号とされるアドレスバッファ選択信号ＡＢＳｂをローレ
ベルにアサートするが、斯る出力動作は上記アクセス選
択信号ＰＳｂがアサートされた場合にだけ行われる。こ
のアドレスバッファ選択信号ＡＢＳｂはそのローレベル
によってアドレス人力バッファＡＢＵＦｂを動作可能な
状態に制御する。アドレスバッファ選択信号ＡＢＳｂは
２人力型オアゲートＯＲ３によってデータストローブ信
号ＤＳｂと論理和が採られ、このオアゲートＯＲ３の出
力はデータバッファ選択信号ＤＢＳｂとされる。データ
バッファ選択信号ＤＢＳｂは、アドレスバッファ選択信
号ＡＢＳｂ及びデータストローブ信号ＤＳｂが共にアサ
ートされた場合にのみローレベルにアサートされて、デ
ータ人出力バッファＤＲＵＦｂを動作可能な状態に制御
する。

上記データバッファ選択信号ＤＢＳａ、ＤＢＳｂは２人
力型アンドゲートＡＮＤ２に供給され、面入力信号の論
理積がメモリＣＭのチップイネーブル信号ＣＥとされる
。このチップイネーブル信号ＣＥは、マイクロプロセッ
サＭ　Ｐ　Ｕ　ａ　、又はＭＰＵｂによるメモリＣＭの
アクセス要求がアクセス選択信号ＰＳａ又はＰＳｂによ
って有効とされる場合に呼応してローレベルにアサート
される。

上記アドレスバッファ選択信号ＡＢＳａ及びリード／ラ
イト信号Ｒ／ＷａはオアゲートＯＲ４によってその論理
和が採られ、また、上記アドレスバッファ選択信号ＡＢ
Ｓｂ及びリード／ライト信号Ｒ／ＷｂはオアゲートＯＲ
５によってその論理和が採られる。上記オアゲートＯＲ
４，ＯＲ５の出力は２人力型アンドゲートＡＮＤ３に供
給され、面入力信号の論理積がメモリＣＭのリード／ラ
イト信号Ｒ／Ｗとされる。このリード／ライト信号Ｒ／
Ｗは、マイクロプロセッサＭ　Ｐ　Ｕ　ａ　、又はＭＰ
ＵｂによるメモリＣＭのアクセス要求がアクセス選択信
号ＰＳａ又はＰＳｂによって有効とされる場合に、当該
有効とされる方のプロセッサから出力されるリード／ラ
イト信号と同相に制御される。

次に上記実施例の動作を第４図のタイムチャートをも参
照しながら説明する。

第４図はマイクロプロセッサＭ　Ｐ　Ｕ　ａによるアク
セス要求がマイクロプロセッサＭＰＵｂによるアクセス
要求よりも先にある場合を一例としている。

例えば、マイクロプロセッサＭ　Ｐ　Ｕ　ａからアドレ
ス信号ＡＤＲ８ａなどが出力されて時刻ｔ、にアクセス
要求信号ＲＥ　Ｑ　ａが先にアサートされると、これに
呼応してアクセス競合回路回路ＡＢＴはマイクロプロセ
ッサＭ　Ｐ　Ｕ　ａのためのアクセス選択信号ＰＳａを
アサートする。これにより、アクセスコントローラＡＣ
ＯＮＴは、アドレスバッファ選択信号Ａ　ＲＳ　ａ及び
データバッファ選択信号Ｄ　Ｂ　Ｓ　ａを順次アサート
してマイクロプロセッサＭ　Ｐ　Ｕ　ａのためのアドレ
ス人力バッファＡＢＵＦａ及びデータ入出力バッファＤ
ＲＵＦａを夫々動作可能な状態に制御すると共に、チッ
プイネーブル信号ＧＥをメモリＣＭにアサートするなど
して、メモリＣＭをマイクロプロセッサＭ　Ｐ　Ｕ　ａ
によってアクセス可能にする。

マイクロプロセッサＭ　Ｐ　Ｕ　ａによるメモリＣＭの
アクセス中に、当該メモリＣＭをアクセスするためのア
ドレス信号ＡＤＲ８ｂがマイクロプロセッサＭ　Ｐ　ｔ
Ｊ　ｂから出力されてこのためのアクセス要求信号ＲＥ
Ｑｂが時刻ｔ１にアサートされると、アクセス競合回避
回路ＡＢＴは先にアサートされたアクセス要求信号ＲＥ
Ｑａがネゲートされるまで依然として時刻ｔゆに同期し
て達成された出力状態（アクセス選択信号ＰＳａのアサ
ート状態、アクセス選択信号ＰＳｂをネゲート状態）を
維持することによって、メモリＣＭのアクセス競合を回
避制御する。

時刻ｔ３にアクセス要求信号ＲＥＱａがネゲートされた
とき、他方のマイクロプロセッサＭＰＵｂによるアクセ
ス要求信号ＲＥＱｂのアサート状態が維持されていると
、これに同期してアクセス選択信号Ｐ　Ｓ　ａがネゲー
ト状態に変化されると共に、アクセス選択信号ＰＳｂが
アサート状態に変化される。これにより、アクセスコン
トローラＡＣＯＮＴは、今度はアドレスバッファ選択信
号ＡＢＳｂ及びデータバッファ選択信号ＤＢＳｂを順次
アサートしてマイクロプロセッサＭＰＵｂのためのアド
レス人力バッファＡＢＵＦｂ及びデータ入出力バッファ
ＤＢＵＦｂを夫々動作可能な状態に制御すると共に、チ
ップイネーブル信号ＣＥをメモリＣＭにアサートするな
どして、メモリＣＭをマイクロプロセッサＭＰＵｂによ
ってアクセス可能にする。

上記実施例によれば以下の作用効果を得るものである。

（１）アンドゲートＡＮＤｌとオアゲートＯＲＩそして
一対のインバータＩＮＶＩ及びＩＮＶ２によって構成さ
れた１つのスタティックフリップフロップとして機能す
るアクセス競合回避回路ＡＢＴは、マイクロプロセッサ
ＭＰＵａ、ＭＰＵｂによる共有資源としてのメモリＣＭ
への競合するアクセス要求をその要求の早遅によって１
つだけ選択的に有効としてアクセス競合を回避すること
により、１つのスタティックフリップフロップで直接２
つのアクセス要求の競合を回避処理することができ、回
路規模の小型化もしくは占有面積の低減を達成すること
ができる。特に、回路規模の小型化により、プログラマ
ブル・ロジック・デバイスのようにゲートレベルで基本
セルが構成されているような半導体集積回路においては
未使用もしくは空きセルを利用してアクセス競合回避回
路を構成することが極めて容易になる。

（２）アクセス競合回避回路を構成するスタティックフ
リップフロップはクロック信号などによってアクセス要
求信号ＲＥＱａ、ＲＥＱｂのサンプリングタイミングを
規定する必要がないことにより、内部ゲート数段分の実
質的に無視し得る程度の短い時間遅延するだけで所定の
アクセス要求を有効とすることができ、もってアクセス
要求の高速応答性を達成することができる。

以上本発明者によってなされた発明を実施例に基づいて
具体的に説明したが本発明はそれに限定されずその要旨
を逸脱しない範囲において種々変更することができる。

例えば上記実施例のアクセス競合回避回路はアンドゲー
トとオアゲートそして一対のインバータによって構成さ
れるが、これはその他適宜の論理ゲートの組合せによっ
て様々に回路構成することができる。

また、上記実施例は２つのマイクロプロセッサによるア
クセス要求にプライオリティを設定していない場合につ
いて説明したが、プライオリティに基づいた処理が必要
とされる場合には、その為の処理を行う回路をアクセス
競合回避回路の前段に設ければよい。また、上記実施例
における２つのマイクロプロセッサは相互にアドレスバ
ス及びデータバスを共有しないしないが、共有バスに設
けた共有資源をアクセスする構成におけるアクセス競合
回避技術にも適用することができる。即ち、所謂バスア
ービタとして利用することができ、その場合にアクセス
競合回避回路の出力信号はアクセス要求に対するアクノ
リッジ信号としてアクセス要求元に戻される。また、ア
クセス競合回避処理の対象とされ、バスマスタとなり得
るモジュールはマイクロプロセッサに限定されずダイレ
クト・メモリ・アクセス・コントローラなどのモジュー
ルに変更することができる。また、 また、上記実施例ではアクセス要求信号が共にマイクロ
プロセッサの出力信号とされる場合について説明したが
、そのようなアクセス要求信号はマイクロプロセッサか
ら出力されるアドレス信号及びアドレスストローブ信号
に基づいて外部で形成するようにしてもよい０例えばそ
の場合には、第３図に示されるようなアドレスコンパレ
ータの出力をアクセス要求信号としてアクセス競合回避
回路に供給し、これによってアクセス競合回避回路から
出力される信号を上記実施例のアドレスバッファ選択信
号のような信号として以下必要な制御信号やタイミング
信号を形成するように構成すればよい。

更に、本発明に係るアクセス競合回避回路はマスクプロ
セッサに内蔵するようにして外部と内部のアクセス要求
に対する調停のために利用することもできる。

以上の説明では主として本発明者によってなされた発明
をその背景となった利用分野であるマルチプロセッサシ
ステムにおける２つのアクセス競合回避に適用した場合
について説明したが、本発明はこれに限定されずデュア
ルプロセッサシステムなど各種アクセス要求の調停やア
クセス競合回避に適用することができる０本発明は、少
なくとも夫々バスマスタとなり得る複数のモジュールに
よる共有資源への競合するアクセス要求をその要求の早
遅によって１つだけ選択的に有効としてアクセス競合を
回避する条件のものに適用することができる。

〔発明の効果〕

本願において開示される発明のうち代表的なものによっ
て得られる効果を簡単に説明すれば下記の通りである。

すなわち、共有資源への競合する２つのアクセス要求を
その要求の早遅によって１つだけ選択的に有効としてア
クセス競合を回避するスタティックフリップフロップは
１つで直接２つのアクセス要求の競合を回避処理すると
ことにより、回路規模の小型化もしくは占有面積の低減
を達成することができると共に、プログラマブル・ロジ
ック・デバイスのようにゲートレベルで基本セルが構成
されているような半導体集積回路において未使用もしく
は空きセルを利用したアクセス競合回避回路の構成が極
めて容易になるという効果がある。

さらに、アクセス競合回避回路に含まれるスタティック
フリップフロップはクロック信号などによってアクセス
要求信号のサンプリングタイミングを規定する必要がな
いことにより、内部ゲート数段分の実質的に無視し得る
程度の短い時間遅延するだけで所定のアクセス要求を有
効とすることができ、もってアクセス要求の高速応答性
を達成することができるという効果がある。

【図面の簡単な説明】

第１図は本発明に係るアクセス競合回避回路の詳細な一
例を示す論理回路図、 第２図は本発明に係るアクセス競合回避回路を適用した
デュアルプロセッサシステムの一部を示すブロック図、 第３図はデュアルプロセッサシステムに含まれる共有資
源としてのメモリをアクセス制御するアクセスコントロ
ーラの一例を示す論理回路図、第４図はアクセス競合回
避動作を説明するためのタイムチャートである。 Ｍ　Ｐ　ｔＪ　ａ　、　Ｍ　Ｐ　Ｕ　ｂ・・・マイクロ
プロセッサ、ＣＭ・・・メモリ、ＡＢＵＦａ、ＡＢＵＦ
ｂ・・・アドレスバッファ、Ｄ　Ｂ　Ｕ　Ｆ　ａ　、　
Ｄ　Ｂ　Ｕ　Ｆ　ｂ−データバッファ、ＡＢＴ・・・ア
クセス競合回避回路、ＯＲＩ・・・オアゲート、ＡＮＤ
ｌ・・・アンドゲート、ＩＮＶＩ。 Ｉ　Ｎ　Ｖ　２−・・インバータ、ＲＥＱａ、ＲＥＱｂ
−・−アクセス要求信号、ＰＳａ、ＰＳｂ・・・アクセ
ス選択信号 第１図 ＲＥＱｏ、ＲＥＱｂ−−−アクセス要求イ言８ＰＳｏ、
ＰＳｂ　　　−−−フクヤレＱ！４Ｊ？ａａ第２図 第３図

Claims (1)

1. 【特許請求の範囲】 １、複数のバスマスタモジュールによる共有資源への競
   合するアクセス要求をその要求の早遅によって１つだけ
   選択的に有効としてアクセス競合を回避する回路であっ
   て、一方の入力端子と出力端子を相互に交叉結合した一
   対の論理ゲートを備え、夫々の論理ゲートの他方の入力
   端子には相互に異なるバスマスタモジュールのアクセス
   要求信号又はこれに基づいて形成された信号が供給され
   、何れか一方のアクセス要求信号が先にアサートされた
   とき、これによって得られる出力状態を他方のアクセス
   要求信号のアサート状態に関係なく保持するスタティッ
   クフリップフロップを含んで成るものであることを特徴
   とするアクセス競合回避回路。 ２、ゲートレベルで基本セルが構成されたプログラマブ
   ル・ロジック・デバイスの空きセルによって構成された
   ものであることを特徴とする特許請求の範囲第１項記載
   のアクセス競合回避回路。