JPH01201896A - 半導体記憶装置 - Google Patents
半導体記憶装置Info
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- JPH01201896A JPH01201896A JP63026439A JP2643988A JPH01201896A JP H01201896 A JPH01201896 A JP H01201896A JP 63026439 A JP63026439 A JP 63026439A JP 2643988 A JP2643988 A JP 2643988A JP H01201896 A JPH01201896 A JP H01201896A
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- 239000004065 semiconductor Substances 0.000 title claims abstract description 10
- 230000003213 activating effect Effects 0.000 abstract 1
- 238000010586 diagram Methods 0.000 description 8
- 230000002093 peripheral effect Effects 0.000 description 4
- 230000000694 effects Effects 0.000 description 3
- 230000004913 activation Effects 0.000 description 2
- 238000000034 method Methods 0.000 description 2
- 239000000758 substrate Substances 0.000 description 2
- 239000003795 chemical substances by application Substances 0.000 description 1
- 230000007423 decrease Effects 0.000 description 1
- 230000007274 generation of a signal involved in cell-cell signaling Effects 0.000 description 1
- 230000000630 rising effect Effects 0.000 description 1
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は半導体記憶装置、特にメモリセル全てに“０”
情報を書き込むためのフラッシュクリア回路に関する。
情報を書き込むためのフラッシュクリア回路に関する。
まず、従来の半導体記憶装置のフラッシュクリア回路に
ついて図面を用いて説明する。第４図が従来のメモリセ
ル周辺回路を含むフラッシュクリア回路である。
ついて図面を用いて説明する。第４図が従来のメモリセ
ル周辺回路を含むフラッシュクリア回路である。
第４図において、１はアドレスを入力とするＮＡＮＤ回
路、Ｑ１〜Ｑ、はＰチャンネル型ＭＯ８ＦＥＴ、Ｑ、〜
Ｑ６はＮチャンネル型ＭＯ３ＦＥＴ。
路、Ｑ１〜Ｑ、はＰチャンネル型ＭＯ８ＦＥＴ、Ｑ、〜
Ｑ６はＮチャンネル型ＭＯ３ＦＥＴ。
Ｘｌ−はロウデコーダ活性化信号、丁で７はフラッシュ
クリア内部信号で、以上によりロウデコーダ２が構成さ
れる。Ｑｒ、 Ｑｓ、 Ｑｌ。はＰチャンネル型ＭＯ８
ＦＥＴ、Ｑ９はＮチャンネル型ＭＯ８ＦＥＴ、ＦＣ’
、Ｆで７はフラッシュクリア内部信号、ＷＬはワード線
、ＢＬ、百Ｔはビット線、３はメモリセルである。次に
、４，５はインバータ、ＦＣはフラッシュクリア入力信
号、ＦＣ’ 、ＦＣはフラッシュクリア内部信号で、以
上によりフラッシュクリア信号発生回路６が構成される
。
クリア内部信号で、以上によりロウデコーダ２が構成さ
れる。Ｑｒ、 Ｑｓ、 Ｑｌ。はＰチャンネル型ＭＯ８
ＦＥＴ、Ｑ９はＮチャンネル型ＭＯ８ＦＥＴ、ＦＣ’
、Ｆで７はフラッシュクリア内部信号、ＷＬはワード線
、ＢＬ、百Ｔはビット線、３はメモリセルである。次に
、４，５はインバータ、ＦＣはフラッシュクリア入力信
号、ＦＣ’ 、ＦＣはフラッシュクリア内部信号で、以
上によりフラッシュクリア信号発生回路６が構成される
。
第４図の回路動作について説明する。まず、ＦＣが「０
」から「１」レベルに変化すると、４の出力７丁７は「
１」から「０」レベルに変化し、５の出力ＦＣ’は「０
」から「１」レベルに変化する。
」から「１」レベルに変化すると、４の出力７丁７は「
１」から「０」レベルに変化し、５の出力ＦＣ’は「０
」から「１」レベルに変化する。
ＦＣが「０」レベルにあるため、Ｑ、はオン、Ｑｓはオ
フする。従って、アドレス入力、ＸＥのレベルにかかわ
らず、ワード線ＷＬは強制的に「１」 レベルになる。
フする。従って、アドレス入力、ＸＥのレベルにかかわ
らず、ワード線ＷＬは強制的に「１」 レベルになる。
次に、ＦＣ’が「１」レベル、ＦＣが「０」レベルにあ
るため、Ｑ ｖ 、 Ｑ ｓはオフ、Ｑ、。
るため、Ｑ ｖ 、 Ｑ ｓはオフ、Ｑ、。
Ｑｒｏはオンする。従って、ＢＬはＧＮＤレベル、百Ｔ
はｖｃｃレベルとなり、メモリセル３にｒＯＪ情報が書
き込まれる。
はｖｃｃレベルとなり、メモリセル３にｒＯＪ情報が書
き込まれる。
以上の様に、フラッシュクリア入力信号ＦＣを「１」レ
ベルにすることにより、全メモリセルに「０」情報を書
き込むことが可能である。
ベルにすることにより、全メモリセルに「０」情報を書
き込むことが可能である。
上述した従来の半導体記憶装置は、全メモリセルに情報
「０」を書き込むためのフラッシュクリア回路にはフラ
ッシュクリア入力端子ＦＣを設けなければならないので
、汎用性がないという欠点がある。
「０」を書き込むためのフラッシュクリア回路にはフラ
ッシュクリア入力端子ＦＣを設けなければならないので
、汎用性がないという欠点がある。
本発明の半導体記憶装置は、電源投入を検知してパルス
信号を発生する電源イニシャライズ回路を有し、前記パ
ルス信号に同期して、メモリセル全てに“０”情報を書
き込むことが可能なフラッシュクリア回路を有すること
を特徴としている。
信号を発生する電源イニシャライズ回路を有し、前記パ
ルス信号に同期して、メモリセル全てに“０”情報を書
き込むことが可能なフラッシュクリア回路を有すること
を特徴としている。
次に、本発明について図面を参照して説明する。
第１図は本発明の一実施例の回路図であり、第２図は実
施例第１図の動作波形図である。
施例第１図の動作波形図である。
第１図において、ロウデコーダ２及びメモリセル３とそ
の周辺回路は従来例第４図と同一であるため、その説明
は省略する。次にＱｒ ＞ ｒ Ｑ １□はＰチャンネ
ル型Ｍ ＯＳ Ｆ Ｅ Ｔ 、 Ｑ ｓ ｓ〜ＱＩＳは
Ｎチャンネル型ＭＯ８ＦＥＴ、７．８はインバータ％Ｎ
ｌは節点、Ｆ’Ｃ’、ＦＣ−はそれぞれインバータ８゜
７の出力、Ｃ８はチップセレクト内部信号で、以上によ
る電源イニシャライズ回路９が構成される。
の周辺回路は従来例第４図と同一であるため、その説明
は省略する。次にＱｒ ＞ ｒ Ｑ １□はＰチャンネ
ル型Ｍ ＯＳ Ｆ Ｅ Ｔ 、 Ｑ ｓ ｓ〜ＱＩＳは
Ｎチャンネル型ＭＯ８ＦＥＴ、７．８はインバータ％Ｎ
ｌは節点、Ｆ’Ｃ’、ＦＣ−はそれぞれインバータ８゜
７の出力、Ｃ８はチップセレクト内部信号で、以上によ
る電源イニシャライズ回路９が構成される。
まず、電源イニシャライズ回路９の動作説明を第２図を
用いて行う。ここで説明を簡単にするため、Ｃ８は「０
」レベルにあり、ＰチャンネルＭＯ３ＦＥＴのスレッシ
ョールド電圧の絶対値（以下単に１ＶＴｐｌと呼ぶ）よ
りもＮチャンネル間Ｏ８ＦＥＴのスレッショールド電圧
（以下単にＶＴＮと呼ぶ）の方が大きい、即ちｌ Ｖｔ
ｐ Ｉ ＜ ＶｔＮの関係があると仮定する。
用いて行う。ここで説明を簡単にするため、Ｃ８は「０
」レベルにあり、ＰチャンネルＭＯ３ＦＥＴのスレッシ
ョールド電圧の絶対値（以下単に１ＶＴｐｌと呼ぶ）よ
りもＮチャンネル間Ｏ８ＦＥＴのスレッショールド電圧
（以下単にＶＴＮと呼ぶ）の方が大きい、即ちｌ Ｖｔ
ｐ Ｉ ＜ ＶｔＮの関係があると仮定する。
電源ＶｃｃがＯｖより緩やかに上昇し、ｖｃｃがｌＶ？
Ｐｌと等しくなる時刻ｔ０になると、Ｑｌ、。
Ｐｌと等しくなる時刻ｔ０になると、Ｑｌ、。
Ｑ１□が共にオンするため、節点Ｎ１はＶｃｃと等しい
電位まで上昇する。次にＶｃｃが２・ＶｔＮ−△Ｖに等
しくなる時刻ｔ１になると、Ｑｌｌ、 Ｑ１□に加えて
、ＱｌＳ＃ Ｑｌ５もオンする。ここで、△ＶはＣ１３
の基板バイアス効果によるＮチャンネルＭＯ３ＦＥＴの
スレッショールド電圧の増加分である。また、直列接続
されているＱ 、、、 Ｑ １２と比べて、直列接続さ
れているＣ１３とＱｌ、の方が極めて大きな電流能力を
持つ関係にあるならば、時刻ｔ１において第２図に示す
如＜Ｎ、の電位は下がる。
電位まで上昇する。次にＶｃｃが２・ＶｔＮ−△Ｖに等
しくなる時刻ｔ１になると、Ｑｌｌ、 Ｑ１□に加えて
、ＱｌＳ＃ Ｑｌ５もオンする。ここで、△ＶはＣ１３
の基板バイアス効果によるＮチャンネルＭＯ３ＦＥＴの
スレッショールド電圧の増加分である。また、直列接続
されているＱ 、、、 Ｑ １２と比べて、直列接続さ
れているＣ１３とＱｌ、の方が極めて大きな電流能力を
持つ関係にあるならば、時刻ｔ１において第２図に示す
如＜Ｎ、の電位は下がる。
以上説明したように、電源ＶｃｃはＯｖより緩やかに上
昇する過程において、節点Ｎ１は第２図に示す様なパル
ス信号になる。従って、インバータ７を介した丁で−は
Ｎ１と逆相のパルス信号となり、さらにインバータ８を
介したＦＣ’はＮ１と同相のパルス信号となる。
昇する過程において、節点Ｎ１は第２図に示す様なパル
ス信号になる。従って、インバータ７を介した丁で−は
Ｎ１と逆相のパルス信号となり、さらにインバータ８を
介したＦＣ’はＮ１と同相のパルス信号となる。
次に、電源投入を検知して発生するクロック信号ＦＣ’
、ＦＣ７に同期してメモリセルに「０」情報が書き込
まれる迄の回路動作について説明する。Ｙで７がｒｌＪ
から「０」レベルに変化すると、Ｃ３がオン％ Ｑａは
オフするため、アドレス入力、■のレベルにかかわらず
、ワード線ＷＬは強制的に「１」レベルになる。次にＦ
Ｃ’が「０」から「１」レベルに変化すると％ Ｑ、Ｑ
ｌはオフ、Ｑｓ、にＬ。はオンする。従って、ＢＬはＧ
ＮＤレベル、ＢＬ−はｖｃｃレベルとなり、メモリセル
３に「０」情報が書き込まれる。次に、Ｙで−が「０」
から「１」レベルへ、ＦＣ’がｒｌＪから「０」レベル
へ変化すると、Ｑｓ、Ｑｅ、Ｑｌｏはオフ、Ｑ、〜Ｑ、
はオンするため、ロウデコーダ２やメモリセル周辺回路
は通常の半導体記憶装置と同等となり、Ｒｅａｄ及びＷ
ｒｉｔｅ動作が可能となる。
、ＦＣ７に同期してメモリセルに「０」情報が書き込
まれる迄の回路動作について説明する。Ｙで７がｒｌＪ
から「０」レベルに変化すると、Ｃ３がオン％ Ｑａは
オフするため、アドレス入力、■のレベルにかかわらず
、ワード線ＷＬは強制的に「１」レベルになる。次にＦ
Ｃ’が「０」から「１」レベルに変化すると％ Ｑ、Ｑ
ｌはオフ、Ｑｓ、にＬ。はオンする。従って、ＢＬはＧ
ＮＤレベル、ＢＬ−はｖｃｃレベルとなり、メモリセル
３に「０」情報が書き込まれる。次に、Ｙで−が「０」
から「１」レベルへ、ＦＣ’がｒｌＪから「０」レベル
へ変化すると、Ｑｓ、Ｑｅ、Ｑｌｏはオフ、Ｑ、〜Ｑ、
はオンするため、ロウデコーダ２やメモリセル周辺回路
は通常の半導体記憶装置と同等となり、Ｒｅａｄ及びＷ
ｒｉｔｅ動作が可能となる。
以上のように、電源投入後に全メモリセルに「０」情報
が書き込まれ、その後通常のＲｅａｄまたはＷｒｉｔｅ
モードに移ることが可能である。
が書き込まれ、その後通常のＲｅａｄまたはＷｒｉｔｅ
モードに移ることが可能である。
次に、本発明の他の実施例について説明する。
第３図は本発明の第二の実施例の回路図である。
第３図は、第一の実施例第１図の電源イニシャライズ回
路に対して改良を行ったものである。第３図において、
ＱｌｌｌＱ１２はＰチャンネル型ＭＯ８Ｆ Ｅ Ｔ 、
Ｑ ｌ ３〜Ｑ１８はＮチャンネル型ＭＯ８ＦＥＴ、
７．８はインバータ、Ｎ１は節点、ＦＣ’ 。
路に対して改良を行ったものである。第３図において、
ＱｌｌｌＱ１２はＰチャンネル型ＭＯ８Ｆ Ｅ Ｔ 、
Ｑ ｌ ３〜Ｑ１８はＮチャンネル型ＭＯ８ＦＥＴ、
７．８はインバータ、Ｎ１は節点、ＦＣ’ 。
ＦＣ”はそれぞれインバータ８，７の出力、で３７はチ
ップセレクト内部信号で、以上により電源イニシャライ
ズ回路１０が構成される。
ップセレクト内部信号で、以上により電源イニシャライ
ズ回路１０が構成される。
第３図において、第１図と異なる点は、Ｎチャンネル型
Ｍ ＯＳ Ｆ Ｅ Ｔ Ｑ １ｓが追加された点だけで
ある。
Ｍ ＯＳ Ｆ Ｅ Ｔ Ｑ １ｓが追加された点だけで
ある。
次に、第３図の回路動作について説明する。電源Ｖｃｃ
がＯｖから緩やかに上昇し、Ｖｃｃが１ｖｔｐｌに等し
くなる時刻になると、ＱｌｌとＣ１２がオンするため、
節点Ｎ１はＶｃｃと等しい電位まで上昇。次にＶｃｃが
３・ＶＴＮ＋△Ｖ′に等しくなると、ＱｌｌＩ Ｑ＋□
に加えてＱ、３．Ｑ、、、Ｑ、。
がＯｖから緩やかに上昇し、Ｖｃｃが１ｖｔｐｌに等し
くなる時刻になると、ＱｌｌとＣ１２がオンするため、
節点Ｎ１はＶｃｃと等しい電位まで上昇。次にＶｃｃが
３・ＶＴＮ＋△Ｖ′に等しくなると、ＱｌｌＩ Ｑ＋□
に加えてＱ、３．Ｑ、、、Ｑ、。
もオンする。ここで、△Ｖ′はＣ１３，Ｃ１５の基板バ
イアス効果によるＮチャンネルＭＯ８ＦＥＴのスレッシ
ョールド電圧の増加分である。また、直列接続されてい
るＱｌｌ、Ｑ＋□と比べて、直列接続されているＣ１３
１ Ｃ１５１Ｑ＋ｅの方が極めて大きな電流能力を持つ
関係にあるならば、Ｎ１の電位は「０」レベル名工がる
。なお、Ｎ１の電位が下る時のＶｃｃの電位が、第一の
実施例第１図よりも高い所にあるため、Ｎ１のパルス幅
が第１図よりも拡がる。以上説明したように、電源Ｖ
ｃ ｃ ＩＪ’ｈ ＯＶより緩やかに上昇する過程にお
いて、節点Ｎ１は第１図よりも幅の広いパルス信号とな
り、同様にＦＣ’ 、ＦＣも第１図よりも幅の広いパル
ス信号になる。
イアス効果によるＮチャンネルＭＯ８ＦＥＴのスレッシ
ョールド電圧の増加分である。また、直列接続されてい
るＱｌｌ、Ｑ＋□と比べて、直列接続されているＣ１３
１ Ｃ１５１Ｑ＋ｅの方が極めて大きな電流能力を持つ
関係にあるならば、Ｎ１の電位は「０」レベル名工がる
。なお、Ｎ１の電位が下る時のＶｃｃの電位が、第一の
実施例第１図よりも高い所にあるため、Ｎ１のパルス幅
が第１図よりも拡がる。以上説明したように、電源Ｖ
ｃ ｃ ＩＪ’ｈ ＯＶより緩やかに上昇する過程にお
いて、節点Ｎ１は第１図よりも幅の広いパルス信号とな
り、同様にＦＣ’ 、ＦＣも第１図よりも幅の広いパル
ス信号になる。
従って、本実施例第３図によれば、第一の実施例第１図
よりもＦＣ’ 、ＦＣは幅の広いパルス信号となるため
、メモリセルに「０」情報を書キ込む時間が長くなり、
安定した書き込みが可能となる。なお、ロウデコーダ、
メモリセル周辺回路の動作は第１図の場合と全く同様で
あるため、その説明は省略する。
よりもＦＣ’ 、ＦＣは幅の広いパルス信号となるため
、メモリセルに「０」情報を書キ込む時間が長くなり、
安定した書き込みが可能となる。なお、ロウデコーダ、
メモリセル周辺回路の動作は第１図の場合と全く同様で
あるため、その説明は省略する。
以上説明したように本発明は、電源イニシャライズ回路
の発生するパルス信号に同期して、メモリセル全てに「
０」情報を書き込むことが可能で、従来の様にフラッシ
ュクリア入力端子ＦＣを別に設ける必要がないという効
果がある。
の発生するパルス信号に同期して、メモリセル全てに「
０」情報を書き込むことが可能で、従来の様にフラッシ
ュクリア入力端子ＦＣを別に設ける必要がないという効
果がある。
なお、本発明の実施例において、０ＭＯ８構成のＳＲＡ
Ｍの場合について説明を行ったが、本発明はこれに限定
されるものではなく、本発明の主旨を満たす範囲の様々
な応用例が可能であることは言うまでもない。
Ｍの場合について説明を行ったが、本発明はこれに限定
されるものではなく、本発明の主旨を満たす範囲の様々
な応用例が可能であることは言うまでもない。
第１図は本発明の第一の実施例を示す回路図、第２図は
第１図の動作波形図、第３図は本発明の第二の実施例を
示す回路図、第４図は従来例を示す回路図である。 １・・・・・・ＮＡＮＤ回路、２・・・・・・ロウデコ
ーダ、３・・・・・・メモリセル、４，５，７．８・・
・・・・インバータ、６・・・・・・フラッシュクリア
信号発生回路、９゜１０・・・・・・電源イニシャライ
ズ回路、ＦＣ・・・・・・フラッシュクリア入力信号、
ＦＣ’ 、ＦＣ・・・・・・フラッシュクリア内部信号
、ＸＥ−・・・・・・ロウデコーダ活性化信号、Ｃ８・
・・・・・チップセレクト内部信号、ＷＬ・・・・・・
ワード線、ＢＬ、ＢＬ・・・・・・ビット線。 代理人 弁理士 内 原 音 ｒ −−＝−＝−−−Ｉ Ｘ：Ｊｉ 図 第２図 第３回
第１図の動作波形図、第３図は本発明の第二の実施例を
示す回路図、第４図は従来例を示す回路図である。 １・・・・・・ＮＡＮＤ回路、２・・・・・・ロウデコ
ーダ、３・・・・・・メモリセル、４，５，７．８・・
・・・・インバータ、６・・・・・・フラッシュクリア
信号発生回路、９゜１０・・・・・・電源イニシャライ
ズ回路、ＦＣ・・・・・・フラッシュクリア入力信号、
ＦＣ’ 、ＦＣ・・・・・・フラッシュクリア内部信号
、ＸＥ−・・・・・・ロウデコーダ活性化信号、Ｃ８・
・・・・・チップセレクト内部信号、ＷＬ・・・・・・
ワード線、ＢＬ、ＢＬ・・・・・・ビット線。 代理人 弁理士 内 原 音 ｒ −−＝−＝−−−Ｉ Ｘ：Ｊｉ 図 第２図 第３回
Claims (1)
- 行方向と列方向とに配列された多数のメモリセルを有
する半導体記憶装置において、電源投入を検知してパル
ス信号を発生する電源イニシャライズ回路を有し、前記
パルス信号に同期して、前記メモリセル全てに“０”情
報を書き込むことが可能なフラッシュクリア回路を有す
ることを特徴とする半導体記憶装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63026439A JPH01201896A (ja) | 1988-02-05 | 1988-02-05 | 半導体記憶装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63026439A JPH01201896A (ja) | 1988-02-05 | 1988-02-05 | 半導体記憶装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH01201896A true JPH01201896A (ja) | 1989-08-14 |
Family
ID=12193540
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63026439A Pending JPH01201896A (ja) | 1988-02-05 | 1988-02-05 | 半導体記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH01201896A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH04247394A (ja) * | 1991-01-31 | 1992-09-03 | Kawasaki Steel Corp | メモリセル |
Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS58222489A (ja) * | 1982-06-18 | 1983-12-24 | Nec Corp | 半導体記憶装置 |
| JPS58225416A (ja) * | 1982-06-25 | 1983-12-27 | Mitsubishi Electric Corp | 電子回路のオ−トクリア方法 |
| JPS60191323A (ja) * | 1984-11-26 | 1985-09-28 | Hitachi Ltd | モノリシツク集積回路 |
| JPS60242587A (ja) * | 1984-05-16 | 1985-12-02 | Hitachi Micro Comput Eng Ltd | ダイナミツク型ｒａｍ |
-
1988
- 1988-02-05 JP JP63026439A patent/JPH01201896A/ja active Pending
Patent Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS58222489A (ja) * | 1982-06-18 | 1983-12-24 | Nec Corp | 半導体記憶装置 |
| JPS58225416A (ja) * | 1982-06-25 | 1983-12-27 | Mitsubishi Electric Corp | 電子回路のオ−トクリア方法 |
| JPS60242587A (ja) * | 1984-05-16 | 1985-12-02 | Hitachi Micro Comput Eng Ltd | ダイナミツク型ｒａｍ |
| JPS60191323A (ja) * | 1984-11-26 | 1985-09-28 | Hitachi Ltd | モノリシツク集積回路 |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH04247394A (ja) * | 1991-01-31 | 1992-09-03 | Kawasaki Steel Corp | メモリセル |
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