JPH01201913A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPH01201913A JPH01201913A JP2613688A JP2613688A JPH01201913A JP H01201913 A JPH01201913 A JP H01201913A JP 2613688 A JP2613688 A JP 2613688A JP 2613688 A JP2613688 A JP 2613688A JP H01201913 A JPH01201913 A JP H01201913A
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- polysilicon film
- polysilicon
- annealing
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- 239000004065 semiconductor Substances 0.000 title claims description 4
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims abstract description 28
- 229920005591 polysilicon Polymers 0.000 claims abstract description 28
- 238000004519 manufacturing process Methods 0.000 claims abstract description 13
- 238000000034 method Methods 0.000 claims abstract description 13
- 238000000137 annealing Methods 0.000 claims abstract description 12
- 239000000758 substrate Substances 0.000 claims abstract description 11
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 claims abstract description 10
- 229910052710 silicon Inorganic materials 0.000 claims 1
- 239000010703 silicon Substances 0.000 claims 1
- -1 silicon ions Chemical class 0.000 claims 1
- 239000010408 film Substances 0.000 abstract description 12
- 239000013078 crystal Substances 0.000 abstract description 8
- 150000002500 ions Chemical class 0.000 abstract description 8
- 238000002513 implantation Methods 0.000 abstract description 5
- 239000010409 thin film Substances 0.000 abstract description 3
- 238000005336 cracking Methods 0.000 abstract description 2
- 230000007547 defect Effects 0.000 abstract description 2
- 239000004973 liquid crystal related substance Substances 0.000 description 9
- 238000010586 diagram Methods 0.000 description 4
- 238000004518 low pressure chemical vapour deposition Methods 0.000 description 3
- 239000010453 quartz Substances 0.000 description 3
- 239000011159 matrix material Substances 0.000 description 2
- 239000012299 nitrogen atmosphere Substances 0.000 description 2
- 239000003795 chemical substances by application Substances 0.000 description 1
- 238000000151 deposition Methods 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 238000005530 etching Methods 0.000 description 1
- 239000011521 glass Substances 0.000 description 1
- 229960003907 linezolid Drugs 0.000 description 1
- 238000012827 research and development Methods 0.000 description 1
- 239000007790 solid phase Substances 0.000 description 1
Landscapes
- Thin Film Transistor (AREA)
- Recrystallisation Techniques (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
産業上の利用分野
本発明は、液晶表示装置、特にアクティブマトリックス
方式の液晶表示装置に用いられる薄膜トランジスタ等の
半導体装置の製造方法に関するものである。
方式の液晶表示装置に用いられる薄膜トランジスタ等の
半導体装置の製造方法に関するものである。
従来の技術
近年、アクティダマ１−リノクス方式の液晶表示２ ・
＼−７ 装置は低消費電力、薄型である特徴を生かして、ポケッ
トテレビなどに利用されるようになってきた。
＼−７ 装置は低消費電力、薄型である特徴を生かして、ポケッ
トテレビなどに利用されるようになってきた。
最近では、よｐ小型化のためにシフトレジスタを同時に
、ガラス基板上に形成するための技術がさかんに研究開
発されている。
、ガラス基板上に形成するための技術がさかんに研究開
発されている。
以下、上述した液晶表示のシフトレジスタを構成して薄
膜トランジスタ（ＴＦＴ）は従来、減圧ＣＶ Ｄ 装Ｎ
、で成膜したポリシリコンをトランジスタ領域に用いた
ＴＰＴによシ、シフトレジスタ回路を構成している。
膜トランジスタ（ＴＦＴ）は従来、減圧ＣＶ Ｄ 装Ｎ
、で成膜したポリシリコンをトランジスタ領域に用いた
ＴＰＴによシ、シフトレジスタ回路を構成している。
発明が解決しようとする課題
しかしながら、上記のような製造方法で作ったＴＰＴで
は、液晶表示装置の走査回路に用いても、ｑｍＯランス
コンダクタンス）が小さいため、２Ｍ Ｈｚ以上といっ
た高速動作が出来ないという欠点を有している。
は、液晶表示装置の走査回路に用いても、ｑｍＯランス
コンダクタンス）が小さいため、２Ｍ Ｈｚ以上といっ
た高速動作が出来ないという欠点を有している。
本発明は、上記欠点を鑑み、ポリシリコンの電子および
正孔の移動度を大きくして、十分なｑｍを得られるよう
なＴＰＴ製造方法を提供するものである。
正孔の移動度を大きくして、十分なｑｍを得られるよう
なＴＰＴ製造方法を提供するものである。
課題を解決するための手段
上記課題を解決するために、本発明の半導体装置の製造
方法は、石英基板上に、減圧ＣＶＤ装置でポリシリコン
を成膜した後、全面にイオン注入機によ５ｓｉ＋を１ｘ
１０１５ｄｅｓｅＡ以上注入する工程と、その後に、
５００〜７００℃で３０時間以上アニー ）Ｌｙする工
程と、その後に、９００℃以上で１時間以上アニール工
程とを備えていることを特徴とするものである。
方法は、石英基板上に、減圧ＣＶＤ装置でポリシリコン
を成膜した後、全面にイオン注入機によ５ｓｉ＋を１ｘ
１０１５ｄｅｓｅＡ以上注入する工程と、その後に、
５００〜７００℃で３０時間以上アニー ）Ｌｙする工
程と、その後に、９００℃以上で１時間以上アニール工
程とを備えていることを特徴とするものである。
作 用
この方法により、従来のポリシリコンより結晶粒界のサ
イズが大きくなシ、その結果、電子とホールの移動度が
大きくなる。このため、この方法でアニールしたポリシ
リコンで形成したＴＰＴはｑｍが大きくなる。
イズが大きくなシ、その結果、電子とホールの移動度が
大きくなる。このため、この方法でアニールしたポリシ
リコンで形成したＴＰＴはｑｍが大きくなる。
実施例
以下、本発明の一実施例について、図面を参照しながら
説明する。
説明する。
第１図は、本発明の製造方法で作ったＴＰＴの断面図を
示すものである。第１図において、１は石英ガラス基板
、２は結晶粒界が大きいポリシリコン、３はゲート酸化
膜、４はゲート電極、５はソース又はドレイン電極、６
はソース又はドレインである。
示すものである。第１図において、１は石英ガラス基板
、２は結晶粒界が大きいポリシリコン、３はゲート酸化
膜、４はゲート電極、５はソース又はドレイン電極、６
はソース又はドレインである。
製造方法を、第２図のＴＰＴのプロセス図を用いて説明
する。
する。
第２図ａに示すように石英ガラス基板１に、減圧ＣＶＤ
装置にポリシリコン（膜厚１０００〜２５００人）を全
面に成膜する。
装置にポリシリコン（膜厚１０００〜２５００人）を全
面に成膜する。
その後は、イオン注入機によシ、全面に８１を注入する
。注入条件としては、加速電圧は１００〜２００ＫｅＶ
で、注入量は１×１０ ドーズ７４以上である。
。注入条件としては、加速電圧は１００〜２００ＫｅＶ
で、注入量は１×１０ ドーズ７４以上である。
Ｓｌ イオンを注入することによシ、ポリシリコンは、
アモルファス化する。
アモルファス化する。
次に、その後のアニール処理で結果粒界が大きくなるこ
とによシ発生する応力により、石英基板が変形したシ、
ポリシリコン膜にクラックが発生するのを防止するため
、第２図すに示すように、５ ・＼−７ ポリシリコンをＴＰＴのトランジスタ領域だけに残し、
それ以外はエツチングによシ除去する。
とによシ発生する応力により、石英基板が変形したシ、
ポリシリコン膜にクラックが発生するのを防止するため
、第２図すに示すように、５ ・＼−７ ポリシリコンをＴＰＴのトランジスタ領域だけに残し、
それ以外はエツチングによシ除去する。
次に、５ｏ○〜７００℃、７０時間以上Ｎ２雰囲気でア
ニールを行い、結晶粒界を０．５ ｐｍ以上に大きくす
る。次に、１０００℃〜１１００℃で１時間以上Ｎ２雰
囲気でアニールすると、結晶粒界中に多数発生している
、結晶欠陥が消滅する。
ニールを行い、結晶粒界を０．５ ｐｍ以上に大きくす
る。次に、１０００℃〜１１００℃で１時間以上Ｎ２雰
囲気でアニールすると、結晶粒界中に多数発生している
、結晶欠陥が消滅する。
以上の工程によシ、従来のポリシリコンよシ結晶粒界が
太き（（０，５ｐｍ以上）なシ、その結果、電子の移動
度は数倍大きくなる。
太き（（０，５ｐｍ以上）なシ、その結果、電子の移動
度は数倍大きくなる。
本製造方法では、固相成長を行う前に、第２図すに示す
ようにポリシリコンが島形状になっているため、アニー
ル処理によシ結晶粒界が大きくなって発生した応力によ
シ、石英基板のソリや、ポリシリコン膜のクラック発生
が防止できる。
ようにポリシリコンが島形状になっているため、アニー
ル処理によシ結晶粒界が大きくなって発生した応力によ
シ、石英基板のソリや、ポリシリコン膜のクラック発生
が防止できる。
第２図に示すような製造方法で作ったＴＰＴは、従来の
ポリシリコンで作ったＴＰＴに比べて、ｑｍが数倍大き
くなシ、それらを用いて使った、走査回路は、５ＭＨｚ
以上を動作し、従来のものに比べて高速動作が可能であ
る。
ポリシリコンで作ったＴＰＴに比べて、ｑｍが数倍大き
くなシ、それらを用いて使った、走査回路は、５ＭＨｚ
以上を動作し、従来のものに比べて高速動作が可能であ
る。
６ へ−７
本発明の製造力υ、てイ１つたアクティブマトリックス
方式の液晶表示装置の構成図を第３図に示す。
方式の液晶表示装置の構成図を第３図に示す。
第３図において、１は石英ガラス基板上、３１は、例え
ば０ＭＯ３ＴＦＴによるＤフリップフワップで構成され
た水平方向のシフトレジスタ、３２は同じく垂直方向の
シフトレジスタ、３３はスイッチングトランジスタ、３
４は例えばＩＴ○電極で形成された画素電極、３５はビ
デオ信号入力端子 ある。
ば０ＭＯ３ＴＦＴによるＤフリップフワップで構成され
た水平方向のシフトレジスタ、３２は同じく垂直方向の
シフトレジスタ、３３はスイッチングトランジスタ、３
４は例えばＩＴ○電極で形成された画素電極、３５はビ
デオ信号入力端子 ある。
この液晶表示装置を、テレビモニターと使用するために
は、水平方向のシフトレジスタ３２は、数ＭＨｚで駆動
する必要がある。そのため、本発明の製造方法でｑｍが
大きく改善したＴＰＴで、水平方向のシフトレジスタ３
１を形成する必要がある。
は、水平方向のシフトレジスタ３２は、数ＭＨｚで駆動
する必要がある。そのため、本発明の製造方法でｑｍが
大きく改善したＴＰＴで、水平方向のシフトレジスタ３
１を形成する必要がある。
才だ、本発明の製造方法では、マｌ−’） ノクス部の
スイッチングトランジスタ３３も、同時に形成できるた
め、特に、ＴＰＴのｏＨ状態のリーク電流が１桁小さく
できるため、液晶表示装置の画質も大巾に改善できる。
スイッチングトランジスタ３３も、同時に形成できるた
め、特に、ＴＰＴのｏＨ状態のリーク電流が１桁小さく
できるため、液晶表示装置の画質も大巾に改善できる。
７１＼−／
発明の効果
以上のように、本発明は、ポリシリコン経Ｓ１イオンを
注入し、２段階でアニールすることによシ、ポリシリコ
ンの結晶粒界のサイズが大きくなシ、ＴＰＴの特性が改
善された。
注入し、２段階でアニールすることによシ、ポリシリコ
ンの結晶粒界のサイズが大きくなシ、ＴＰＴの特性が改
善された。
第１図は本発明の一実施例におけるＴＰＴの断面図、第
２図は本発明の一実施例におけるＴＰＴのプロセス図、
第３図は本発明の一実施例における液晶表示装置の構成
図である。 １・ 石英ガラス基板、２・・・・・ポリシリコン、３
ゲート酸化膜、４・・・・・ゲート電極、５・・・
・・ソース・ドレイン電極、３１・・・・・・水平方向
のシフトレジスタ、３２・・・・・垂直方向のシフトレ
ジスタ、３３・・・スイッチングトランジスタ。 代理人の氏名 弁理士 中 尾 敏 男 ほか１名凶 へ 、 ６へ 」δ ○ ℃
２図は本発明の一実施例におけるＴＰＴのプロセス図、
第３図は本発明の一実施例における液晶表示装置の構成
図である。 １・ 石英ガラス基板、２・・・・・ポリシリコン、３
ゲート酸化膜、４・・・・・ゲート電極、５・・・
・・ソース・ドレイン電極、３１・・・・・・水平方向
のシフトレジスタ、３２・・・・・垂直方向のシフトレ
ジスタ、３３・・・スイッチングトランジスタ。 代理人の氏名 弁理士 中 尾 敏 男 ほか１名凶 へ 、 ６へ 」δ ○ ℃
Claims (1)
- 石英ガラス基板上に、ポリシリコン膜を成膜する工程
と、前記ポリシリコンに、１００ＫｅＶ以上に加速した
シリコンイオンを１×１０＾１＾５ｄｏｓｅ／ｃｍ＾３
以上注入する工程と、その後に前記ポリシリコンを５０
０℃〜７００℃で３０時間以上アニールする工程と、そ
の後に前記ポリシリコンを、９００℃以上で１時間以上
アニールする工程を備えたことを特徴とする半導体装置
の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63026136A JPH07118448B2 (ja) | 1988-02-05 | 1988-02-05 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63026136A JPH07118448B2 (ja) | 1988-02-05 | 1988-02-05 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH01201913A true JPH01201913A (ja) | 1989-08-14 |
| JPH07118448B2 JPH07118448B2 (ja) | 1995-12-18 |
Family
ID=12185135
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63026136A Expired - Fee Related JPH07118448B2 (ja) | 1988-02-05 | 1988-02-05 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH07118448B2 (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0480178A3 (en) * | 1990-09-07 | 1992-11-19 | Canon Kabushiki Kaisha | Process for preparing semiconductor device |
| US5231052A (en) * | 1991-02-14 | 1993-07-27 | Industrial Technology Research Institute | Process for forming a multilayer polysilicon semiconductor electrode |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62287615A (ja) * | 1986-06-06 | 1987-12-14 | Sony Corp | 多結晶シリコン膜の形成方法 |
-
1988
- 1988-02-05 JP JP63026136A patent/JPH07118448B2/ja not_active Expired - Fee Related
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62287615A (ja) * | 1986-06-06 | 1987-12-14 | Sony Corp | 多結晶シリコン膜の形成方法 |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0480178A3 (en) * | 1990-09-07 | 1992-11-19 | Canon Kabushiki Kaisha | Process for preparing semiconductor device |
| US5597741A (en) * | 1990-09-07 | 1997-01-28 | Canon Kabushiki Kaisha | Process for forming a recrystallized layer and diffusing impurities |
| US5231052A (en) * | 1991-02-14 | 1993-07-27 | Industrial Technology Research Institute | Process for forming a multilayer polysilicon semiconductor electrode |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH07118448B2 (ja) | 1995-12-18 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |