JPH01202018A - 電圧切換回路 - Google Patents
電圧切換回路Info
- Publication number
- JPH01202018A JPH01202018A JP2689988A JP2689988A JPH01202018A JP H01202018 A JPH01202018 A JP H01202018A JP 2689988 A JP2689988 A JP 2689988A JP 2689988 A JP2689988 A JP 2689988A JP H01202018 A JPH01202018 A JP H01202018A
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- Japan
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- voltage
- transistor
- circuit
- input
- vin
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（産業上の利用分野〕
この発明は、たとえばレーザーディスクプレーヤーのＩ
Ｃに用いられ、２つの異なるモード（たとえば映像方式
におけるＰＡＬ方式／ＮＴＳＣ方式）の切換に際してそ
の基準電圧を設定する電圧切換回路に関するものである
。
Ｃに用いられ、２つの異なるモード（たとえば映像方式
におけるＰＡＬ方式／ＮＴＳＣ方式）の切換に際してそ
の基準電圧を設定する電圧切換回路に関するものである
。
（従来の技術）
第２図は従来からレーザーディスクプレーヤーのＩＣ等
に用いられている電圧切換回路を示す回路図である。図
において、Ｑｌ、Ｑ２は入力側のＰＮＰトランジスタで
あり、差動対を構成し、エミッタは共通接続され定電流
源１１を介し電源に接続されている。トランジスタＱ１
．Ｑ２のベースには各々スレッショルド電圧■Ｔ）１．
入力電圧ＶＩＮが与えられ、これらの電圧値の小さい方
のトランジスタが導通する。
に用いられている電圧切換回路を示す回路図である。図
において、Ｑｌ、Ｑ２は入力側のＰＮＰトランジスタで
あり、差動対を構成し、エミッタは共通接続され定電流
源１１を介し電源に接続されている。トランジスタＱ１
．Ｑ２のベースには各々スレッショルド電圧■Ｔ）１．
入力電圧ＶＩＮが与えられ、これらの電圧値の小さい方
のトランジスタが導通する。
Ｑ３．Ｑ４はＮＰＮトランジスタであり、トランジスタ
Ｑ４を基準としたカレントミラー回路を構成し、負荷の
役割をする。トランジスタＱ３゜Ｑ４のコレクタは各々
トランジスタＱ１．Ｑ２のコレクタに接続され、エミッ
タは各々接地されている。
Ｑ４を基準としたカレントミラー回路を構成し、負荷の
役割をする。トランジスタＱ３゜Ｑ４のコレクタは各々
トランジスタＱ１．Ｑ２のコレクタに接続され、エミッ
タは各々接地されている。
Ｑ５．Ｑ６はＮＰＮ）−ランジスタであり、差動対を構
成する。これらのトランジスタのエミッタ共通接続点は
定電流源■２を介し接地されている。
成する。これらのトランジスタのエミッタ共通接続点は
定電流源■２を介し接地されている。
そして、トランジスタＱ５のベースはトランジスタＱ２
のコレクタに、トランジスタＱ６のベースはトランジス
タＱ１のコレクタに各々接続されている。
のコレクタに、トランジスタＱ６のベースはトランジス
タＱ１のコレクタに各々接続されている。
Ｑ７．Ｑ８はＮＰＮトランジスタであり、ボルテージホ
ロワを構成し、基ｉ！雷電圧、。ｆｌに等しい電圧を出
力端子Ｖ。Ｕｌに出力する。これらのトランジスタＱ７
．Ｑ８のエミッタ共通接続点はトランジスタＱ５のコレ
クタに接続されている。トランジスタＱ７のベースには
基準電圧■、。ｆｌが与えられ、トランジスタＱ８のコ
レクタとベースは接続されており、その共通接続点は出
力端子Ｖ。１Ｈに接続されている。
ロワを構成し、基ｉ！雷電圧、。ｆｌに等しい電圧を出
力端子Ｖ。Ｕｌに出力する。これらのトランジスタＱ７
．Ｑ８のエミッタ共通接続点はトランジスタＱ５のコレ
クタに接続されている。トランジスタＱ７のベースには
基準電圧■、。ｆｌが与えられ、トランジスタＱ８のコ
レクタとベースは接続されており、その共通接続点は出
力端子Ｖ。１Ｈに接続されている。
Ｑ９．Ｑ１０はＮＰＮトランジスタであり、ボルテージ
ホロワを構成し、基準電圧Ｖ、。、２に等しい電圧を出
力端子Ｖ。Ｕｌに出力する。これらのトランジスタＱ９
．ＱＩＯのエミッタ共通接続点はトランジスタＱ６のコ
レクタに接続されている。
ホロワを構成し、基準電圧Ｖ、。、２に等しい電圧を出
力端子Ｖ。Ｕｌに出力する。これらのトランジスタＱ９
．ＱＩＯのエミッタ共通接続点はトランジスタＱ６のコ
レクタに接続されている。
トランジスタＱＩＯのベースには基準電圧Ｖｉｆ２が与
えられ、トランジスタＱ９のコレクタとベースは接続さ
れ、その共通接続点は出力端子■。ｌＪｌに接続されて
いる。
えられ、トランジスタＱ９のコレクタとベースは接続さ
れ、その共通接続点は出力端子■。ｌＪｌに接続されて
いる。
Ｑｌ １．Ｑｌ ２はＰＮＰトランジスタであり、トラ
ンジスタＱ１２を基準としたカレントミラー回路を構成
し、負荷の役割をする。トランジスタＱ１１．Ｑ１２の
エミッタは電源に接続されている。トランジスタＱ１１
．Ｑ１２のコレクタは各々出力端子Ｖ 、トランジス
タＱ１０のコレクＵＴ りに接続されている。
ンジスタＱ１２を基準としたカレントミラー回路を構成
し、負荷の役割をする。トランジスタＱ１１．Ｑ１２の
エミッタは電源に接続されている。トランジスタＱ１１
．Ｑ１２のコレクタは各々出力端子Ｖ 、トランジス
タＱ１０のコレクＵＴ りに接続されている。
次に、動作について説明する。まず、入力電圧ＶＩＮと
スレッショルド電圧Ｖ丁Ｈとの関係がＶＩＮ〉Ｖｌｌｌ
の場合について説明する。この場合、トランジスタＱ１
がＯＮＬ、トランジスタＱ２がＯＦＦする。そのため、
トランジスタＱ５が０ＦＦＬ、トランジスタＱ６がＯＮ
する。そして、ボルテージホロワを構成するトランジス
タＱ９．Ｑ１０がＯＮＬ、基準電圧Ｖ に等しい電圧
が出力端子ｅｆ２ ■ に出力される。
スレッショルド電圧Ｖ丁Ｈとの関係がＶＩＮ〉Ｖｌｌｌ
の場合について説明する。この場合、トランジスタＱ１
がＯＮＬ、トランジスタＱ２がＯＦＦする。そのため、
トランジスタＱ５が０ＦＦＬ、トランジスタＱ６がＯＮ
する。そして、ボルテージホロワを構成するトランジス
タＱ９．Ｑ１０がＯＮＬ、基準電圧Ｖ に等しい電圧
が出力端子ｅｆ２ ■ に出力される。
００丁
一方、ｖＩＮ＜ｖＴｌｌの場合は、トランジスタＱ１が
０ＦＦＬ、、トランジスタＱ２がＯＮする。そのため、
トランジスタＱ５がＯＮＬ、トランジスタＱ６がＯＦＦ
する。そして、ボルテージホロワを構成するトランジス
タＱ７．Ｑ８がＯＮＬ、基準電圧ｖｒｅｆ１に等しい電
圧が出力端子Ｖ。Ｕ□に出力される。この様にして、出
力端子■。Ｕｌの出力電圧を基準電圧■ あるいはＶ
として、レー、ｒｅｆｌ ｒｅｆ２ ザーディスクの映像方式の切換等を行なう。
０ＦＦＬ、、トランジスタＱ２がＯＮする。そのため、
トランジスタＱ５がＯＮＬ、トランジスタＱ６がＯＦＦ
する。そして、ボルテージホロワを構成するトランジス
タＱ７．Ｑ８がＯＮＬ、基準電圧ｖｒｅｆ１に等しい電
圧が出力端子Ｖ。Ｕ□に出力される。この様にして、出
力端子■。Ｕｌの出力電圧を基準電圧■ あるいはＶ
として、レー、ｒｅｆｌ ｒｅｆ２ ザーディスクの映像方式の切換等を行なう。
従来の電圧切換回路は以上の様に構成されているので、
トランジスタＱ５．Ｑ６の０Ｎ１０ＦＦを制御する基準
になるスレッショルド電圧Ｖ１Ｎを基準電圧”ｒｅｒ１
’ ｖ、。ｆ２とは別に設けなければならず、回路を構
成する素子数が増加するという問題点があった。
トランジスタＱ５．Ｑ６の０Ｎ１０ＦＦを制御する基準
になるスレッショルド電圧Ｖ１Ｎを基準電圧”ｒｅｒ１
’ ｖ、。ｆ２とは別に設けなければならず、回路を構
成する素子数が増加するという問題点があった。
この発明は上記の様な問題点を解決するためになされた
ちので、回路を構成する素子がより少ない電圧切換回路
を得ることを目的とする。
ちので、回路を構成する素子がより少ない電圧切換回路
を得ることを目的とする。
この発明にかかる電圧切換回路は、１対のトランジスタ
から成り、入力電圧が一方のトランジスタの制御電極に
与えられ、基準電圧が他方のトランジスタの制御電極に
与えられ、前記入力電圧と前記基準電圧との大小により
前記入力電圧あるいは前記基準電圧を選択的に共通エミ
ッタから出力する差動対を備えた構成となっている。
から成り、入力電圧が一方のトランジスタの制御電極に
与えられ、基準電圧が他方のトランジスタの制御電極に
与えられ、前記入力電圧と前記基準電圧との大小により
前記入力電圧あるいは前記基準電圧を選択的に共通エミ
ッタから出力する差動対を備えた構成となっている。
この発明における差動対トランジスタは、各々のトラン
ジスタの制御２ａ電極に与えられる入力電圧。
ジスタの制御２ａ電極に与えられる入力電圧。
基準電圧の大小関係により選択的に入力電圧あるいは基
準電圧を出力するので、２種類の電圧を切り換えて出力
するために従来回路の様にスレッショルド電圧及び異な
る２つの基準電圧を設ける必要がない。
準電圧を出力するので、２種類の電圧を切り換えて出力
するために従来回路の様にスレッショルド電圧及び異な
る２つの基準電圧を設ける必要がない。
（実施例）
第１図はこの発明の一実席例を示す回路図である。図に
おいて、第２図に示す従来回路との相違点は、差動対ト
ランジスタＱ５．Ｑ６をなくし、差動対トランジスタＱ
５．Ｑ６の０Ｎ１０ＦＦを制御するトランジスタＱ１．
Ｑ２とボルテージホロワ中の基準電圧Ｖｒｅｆ１．■、
。ｆ２が与えられているトランジスタＱ７．ＱＩＯを各
々１つのトランジスタＱ１３．Ｑ１４にし、トランジス
タＱ８゜Ｑ９を１つのトランジスタＱ１５にしたことて
ある。トランジスタＱ１３．Ｑ１４はＮＰＮトランジス
タであり、差動対を構成する。これらのトランジスタＱ
１３．Ｑ１４はエミッタが共通接続され、この共通接続
点は定電流源Ｉ２を介し接地されると共に、レベルシフ
ト用トランジスタＱ１５を介し出力端子Ｖ に接続さ
れている。また、ＯＵＴ コレクタも共通接続され、この共通接続点は、トランジ
スタＱ１１．Ｑ１２より成るカレントミラー回路の基準
となるトランジスタＱ１２のコレクタに接続されている
。トランジスタＱ１１はレベルシフト用トランジスタＱ
１５のコレクタとベースの共通接続点に接続されている
。トランジスタＱ１３のベースには入力電圧■ＩＮが、
トランジスタＱ１４のベースには基準電圧Ｖ が与え
られ、ｅｆ３ これらの大小により、トランジスタＱ１３あるいはＱ１
４がＯＮＬ、これらのトランジスタＱ１３゜Ｑ１４のエ
ミッタ共通接続点より出力端子Ｖ。Ｕｌに選択的に基準
電圧Ｖｒｅｒ１あるいは入力電圧■■、に等しい電圧を
出力する。
おいて、第２図に示す従来回路との相違点は、差動対ト
ランジスタＱ５．Ｑ６をなくし、差動対トランジスタＱ
５．Ｑ６の０Ｎ１０ＦＦを制御するトランジスタＱ１．
Ｑ２とボルテージホロワ中の基準電圧Ｖｒｅｆ１．■、
。ｆ２が与えられているトランジスタＱ７．ＱＩＯを各
々１つのトランジスタＱ１３．Ｑ１４にし、トランジス
タＱ８゜Ｑ９を１つのトランジスタＱ１５にしたことて
ある。トランジスタＱ１３．Ｑ１４はＮＰＮトランジス
タであり、差動対を構成する。これらのトランジスタＱ
１３．Ｑ１４はエミッタが共通接続され、この共通接続
点は定電流源Ｉ２を介し接地されると共に、レベルシフ
ト用トランジスタＱ１５を介し出力端子Ｖ に接続さ
れている。また、ＯＵＴ コレクタも共通接続され、この共通接続点は、トランジ
スタＱ１１．Ｑ１２より成るカレントミラー回路の基準
となるトランジスタＱ１２のコレクタに接続されている
。トランジスタＱ１１はレベルシフト用トランジスタＱ
１５のコレクタとベースの共通接続点に接続されている
。トランジスタＱ１３のベースには入力電圧■ＩＮが、
トランジスタＱ１４のベースには基準電圧Ｖ が与え
られ、ｅｆ３ これらの大小により、トランジスタＱ１３あるいはＱ１
４がＯＮＬ、これらのトランジスタＱ１３゜Ｑ１４のエ
ミッタ共通接続点より出力端子Ｖ。Ｕｌに選択的に基準
電圧Ｖｒｅｒ１あるいは入力電圧■■、に等しい電圧を
出力する。
次に動作について説明する。まず入力電圧■１Ｎと基Ｑ
電圧Ｖｒｅｆ３の関係がＶＩＮ＞Ｖｒｅｆ３の場合につ
いて説明する。この場合、トランジスタＱ１３がＯＮＬ
、トランジスタＱ１４はＯＦＦする。そして、トランジ
スタＱ１３とＱ１５がボルテージホロワ回路として動作
し、トランジスタＱ１３による電圧のドロップ分をレベ
ルシフト用トランジスタＱ１５で補うので、出力端子Ｖ
には入力ＵＴ 電圧ｖ１Ｎに等しい電圧が出力される。
電圧Ｖｒｅｆ３の関係がＶＩＮ＞Ｖｒｅｆ３の場合につ
いて説明する。この場合、トランジスタＱ１３がＯＮＬ
、トランジスタＱ１４はＯＦＦする。そして、トランジ
スタＱ１３とＱ１５がボルテージホロワ回路として動作
し、トランジスタＱ１３による電圧のドロップ分をレベ
ルシフト用トランジスタＱ１５で補うので、出力端子Ｖ
には入力ＵＴ 電圧ｖ１Ｎに等しい電圧が出力される。
次に、ｖＩＮ＜ｖｒｅｆ３の場合について説明する。
この場合、トランジスタＱ１４がＯＮＬ、トランジスタ
Ｑ１３はＯＦＦ゛する。そして、トランジスタＱ１４と
０１５がボルテージホロワ回路として動作し、トランジ
スタＱ１４による電圧のドロップ分をレベルシフト用ト
ランジスタＱ１５で補うので、出力端子Ｖ には基準
電圧Ｖ に等しＯＵＴ ｒｅｆ３ い電圧が出力される。
Ｑ１３はＯＦＦ゛する。そして、トランジスタＱ１４と
０１５がボルテージホロワ回路として動作し、トランジ
スタＱ１４による電圧のドロップ分をレベルシフト用ト
ランジスタＱ１５で補うので、出力端子Ｖ には基準
電圧Ｖ に等しＯＵＴ ｒｅｆ３ い電圧が出力される。
本実施例で第２図に示す従来回路と同様の出力電圧を得
るには、例えば基準電圧■、。、１がＶ、。、２より小
さい場合であれば、基準電圧■ を基準ｅｆ３ 電圧Ｖ と等しくする。これにより、入力電圧ｅｆ１ ■ を基準電圧■、。、１より小さくすれば出力端子Ｎ ■ の電圧は基準電圧Ｖ となるし、入力型ＯＵＴ
ｒｅｆ１ 圧Ｖ を基準電圧Ｖ とすれば、出力端子ＩＮ
ｒｅｆ２ ■ の電圧は基準電圧■ となる。
るには、例えば基準電圧■、。、１がＶ、。、２より小
さい場合であれば、基準電圧■ を基準ｅｆ３ 電圧Ｖ と等しくする。これにより、入力電圧ｅｆ１ ■ を基準電圧■、。、１より小さくすれば出力端子Ｎ ■ の電圧は基準電圧Ｖ となるし、入力型ＯＵＴ
ｒｅｆ１ 圧Ｖ を基準電圧Ｖ とすれば、出力端子ＩＮ
ｒｅｆ２ ■ の電圧は基準電圧■ となる。
ＯＵＴ ｒ
ｅｆ２〔発明の効果〕 以上の様にこの発明によれば、各制御電極に与えられる
入力電圧、基準電圧の大小により入力電圧あるいは基準
電圧を出力する差動対トランジスタを設けたので、２種
類の電圧を切り換えて出力するために従来回路の様に別
々にスレッショルド電圧及び２つの固定した基準電圧を
設ける必要がなく、素子数を少なくすることができると
いう効果がある。
ｅｆ２〔発明の効果〕 以上の様にこの発明によれば、各制御電極に与えられる
入力電圧、基準電圧の大小により入力電圧あるいは基準
電圧を出力する差動対トランジスタを設けたので、２種
類の電圧を切り換えて出力するために従来回路の様に別
々にスレッショルド電圧及び２つの固定した基準電圧を
設ける必要がなく、素子数を少なくすることができると
いう効果がある。
第１図はこの発明の一実施例を示す回路図、第２図は従
来の電圧切換回路を示す回路図である。 図において、■ は入力電圧、■、。ｆ３は基準電Ｎ 圧、Ｑ１３．Ｑ１４は差動対トランジスタである。 なお、各図中同一符号は同一または相当部分を示す。 第１図 第２図
来の電圧切換回路を示す回路図である。 図において、■ は入力電圧、■、。ｆ３は基準電Ｎ 圧、Ｑ１３．Ｑ１４は差動対トランジスタである。 なお、各図中同一符号は同一または相当部分を示す。 第１図 第２図
Claims (1)
- （１）１対のトランジスタから成り、入力電圧が一方の
トランジスタの制御電極に与えられ、基準電圧が他方の
トランジスタの制御電極に与えられ、前記入力電圧と前
記基準電圧との大小により前記入力電圧あるいは前記基
準電圧を選択的に共通エミッタから出力する差動対を備
えたことを特徴とする電圧切換回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2689988A JPH01202018A (ja) | 1988-02-08 | 1988-02-08 | 電圧切換回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2689988A JPH01202018A (ja) | 1988-02-08 | 1988-02-08 | 電圧切換回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH01202018A true JPH01202018A (ja) | 1989-08-15 |
Family
ID=12206085
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2689988A Pending JPH01202018A (ja) | 1988-02-08 | 1988-02-08 | 電圧切換回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH01202018A (ja) |
-
1988
- 1988-02-08 JP JP2689988A patent/JPH01202018A/ja active Pending
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