JPH0595276A - 論理和回路 - Google Patents
論理和回路Info
- Publication number
- JPH0595276A JPH0595276A JP25330591A JP25330591A JPH0595276A JP H0595276 A JPH0595276 A JP H0595276A JP 25330591 A JP25330591 A JP 25330591A JP 25330591 A JP25330591 A JP 25330591A JP H0595276 A JPH0595276 A JP H0595276A
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- transistor
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- 230000003321 amplification Effects 0.000 abstract description 2
- 238000006243 chemical reaction Methods 0.000 abstract description 2
- 238000003199 nucleic acid amplification method Methods 0.000 abstract description 2
- 238000010586 diagram Methods 0.000 description 3
- 238000007599 discharging Methods 0.000 description 1
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- Logic Circuits (AREA)
Abstract
(57)【要約】
【目的】ミラー効果をなくして、動作速度を高速化させ
る。 【構成】トランジスタ３のベースに基準電圧として電圧
源３１の正電極側が接続され、コレクタが共に接続され
且つベースがそれぞれ入力端子１０２，入力端子１０３
に接続されたトランジスタ４およびトランジスタ５のそ
れぞれのエミッタとトランジスタ３のエミッタとが共に
接続され、トランジスタ３，４および５のエミッタ接続
点と電圧源３１，電圧源３２および電圧源３３の各負極
側間に電流値設定素子２１が接続され、トランジスタ３
のコレクタにエミッタが接続され、ベースが電圧源３３
の正極側に接続されるトランジスタ２と、トランジスタ
４およびトランジスタ５の共に接続されたコレクタにエ
ミッタが接続され、ベースが電圧源３３の正極側に接続
されたトランジスタ１と、トランジスタ１のコレクタと
電圧源３２の正極側間に接続される抵抗１１と、トラン
ジスタ２のコレクタと電流３２の正極側間に接続される
抵抗１２とによって構成されている。
る。 【構成】トランジスタ３のベースに基準電圧として電圧
源３１の正電極側が接続され、コレクタが共に接続され
且つベースがそれぞれ入力端子１０２，入力端子１０３
に接続されたトランジスタ４およびトランジスタ５のそ
れぞれのエミッタとトランジスタ３のエミッタとが共に
接続され、トランジスタ３，４および５のエミッタ接続
点と電圧源３１，電圧源３２および電圧源３３の各負極
側間に電流値設定素子２１が接続され、トランジスタ３
のコレクタにエミッタが接続され、ベースが電圧源３３
の正極側に接続されるトランジスタ２と、トランジスタ
４およびトランジスタ５の共に接続されたコレクタにエ
ミッタが接続され、ベースが電圧源３３の正極側に接続
されたトランジスタ１と、トランジスタ１のコレクタと
電圧源３２の正極側間に接続される抵抗１１と、トラン
ジスタ２のコレクタと電流３２の正極側間に接続される
抵抗１２とによって構成されている。
Description
【０００１】
【産業上の利用分野】本発明は論理和回路の構成に関
し、特に高速データ信号の論理処理を行う論理和回路に
関する。
し、特に高速データ信号の論理処理を行う論理和回路に
関する。
【０００２】
【従来の技術】従来、この種の論理和回路は、図２に示
すように、ベースに基準電圧となる電圧源３１を接続し
たトランジスタ３と、そのトランジスタ３のエミッタに
コレクタを共に接続したトランジスタ４およびトランジ
スタ５のエミッタを共に接続し、トランジスタ３のコレ
クタと電圧源３２の正極側との間に抵抗１２を接続し、
トランジスタ４とトランジスタ５との共通コレクタと電
圧源３２の正極側との間に抵抗１１を接続し、トランジ
スタ３，トランジスタ４，トランジスタ５の共通エミッ
タと電圧源３１および電圧源３２の負極正側との間に電
流値設定素子（例えばカーレントミラー型定電流源）２
１を挿入した差動対回路を基本とした電流切り換え回路
によって電流を切り換え、切り換えられた電流を抵抗１
１および抵抗１２によって電圧変換する回路で構成され
ている。
すように、ベースに基準電圧となる電圧源３１を接続し
たトランジスタ３と、そのトランジスタ３のエミッタに
コレクタを共に接続したトランジスタ４およびトランジ
スタ５のエミッタを共に接続し、トランジスタ３のコレ
クタと電圧源３２の正極側との間に抵抗１２を接続し、
トランジスタ４とトランジスタ５との共通コレクタと電
圧源３２の正極側との間に抵抗１１を接続し、トランジ
スタ３，トランジスタ４，トランジスタ５の共通エミッ
タと電圧源３１および電圧源３２の負極正側との間に電
流値設定素子（例えばカーレントミラー型定電流源）２
１を挿入した差動対回路を基本とした電流切り換え回路
によって電流を切り換え、切り換えられた電流を抵抗１
１および抵抗１２によって電圧変換する回路で構成され
ている。
【０００３】
【発明が解決しようとする課題】この従来の論理和回路
は、基本的には差動増幅回路と同一であり、図２に示す
ように入力端子１０２、入力端子１０３に入力される電
圧と入力端子１０１に印加される基準電圧との電位差が
サーマル電圧ＶＴ（≒２６ｍＶ）の３倍以内の範囲では
増幅回路として動作する。すなわち、入力端子１０２ま
たは入力端子１０３に入力される信号が基準電圧を越え
る直前から直後にかけては増幅器として動作する。この
差動増幅回路は共通エミッタ部を仮想接地としたエミッ
タ接地増幅回路と考える事ができ、エミッタ接地増幅回
路はトランジスタの相互コンダクタンスをｇｍ，負荷抵
抗をＲ，コレクターベース間容量をＣjcとした時に、入
力端子から見える入力容量Ｃinは、Ｃin＝Ｃjc（１＋ｇ
ｍ×Ｒ）となり、ミラー効果によって入力容量が増大
し、入力信号の変化が入力容量を充放電するために時間
がかかり、動作速度が制限されるという問題点がある。
は、基本的には差動増幅回路と同一であり、図２に示す
ように入力端子１０２、入力端子１０３に入力される電
圧と入力端子１０１に印加される基準電圧との電位差が
サーマル電圧ＶＴ（≒２６ｍＶ）の３倍以内の範囲では
増幅回路として動作する。すなわち、入力端子１０２ま
たは入力端子１０３に入力される信号が基準電圧を越え
る直前から直後にかけては増幅器として動作する。この
差動増幅回路は共通エミッタ部を仮想接地としたエミッ
タ接地増幅回路と考える事ができ、エミッタ接地増幅回
路はトランジスタの相互コンダクタンスをｇｍ，負荷抵
抗をＲ，コレクターベース間容量をＣjcとした時に、入
力端子から見える入力容量Ｃinは、Ｃin＝Ｃjc（１＋ｇ
ｍ×Ｒ）となり、ミラー効果によって入力容量が増大
し、入力信号の変化が入力容量を充放電するために時間
がかかり、動作速度が制限されるという問題点がある。
【０００４】
【課題を解決するための手段】本発明の論理和回路は、
第１のトランジスタのベースに基準電圧として第１の電
圧源の正電極側が接続され、コレクタが共に接続されて
且つベースがそれぞれ第１の入力端子，第２の入力端子
に接続された第２のトランジスタおよび第３のトランジ
スタのそれぞれのエミッタと前記第１のトランジスタの
エミッタとが共に接続され、前記第１，前記第２および
前記第３の各トランジスタのエミッタ接続点と前記第１
の電圧源および第２の電圧源の負極側間に電流値設定素
子が接続される電流切り換えの論理和回路において、前
記第１のトランジスタのコレクタにエミッタが接続さ
れ、ベースが前記第２の電圧源の正極側に接続される第
４のトランジスタと、前記第２のトランジスタと前記第
３のトランジスタとが共に接続されたコレクタにエミッ
タが接続され、ベースが前記第２の電圧源の正極側に接
続された第５のトランジスタと、前記第４のトランジス
タのコレスタと第３の電圧源の正極側間に接続される第
１の抵抗と、前記第５のトランジスタのコレクタと前記
第３の電源の正極側間に接続される第２の抵抗とを備え
ている。
第１のトランジスタのベースに基準電圧として第１の電
圧源の正電極側が接続され、コレクタが共に接続されて
且つベースがそれぞれ第１の入力端子，第２の入力端子
に接続された第２のトランジスタおよび第３のトランジ
スタのそれぞれのエミッタと前記第１のトランジスタの
エミッタとが共に接続され、前記第１，前記第２および
前記第３の各トランジスタのエミッタ接続点と前記第１
の電圧源および第２の電圧源の負極側間に電流値設定素
子が接続される電流切り換えの論理和回路において、前
記第１のトランジスタのコレクタにエミッタが接続さ
れ、ベースが前記第２の電圧源の正極側に接続される第
４のトランジスタと、前記第２のトランジスタと前記第
３のトランジスタとが共に接続されたコレクタにエミッ
タが接続され、ベースが前記第２の電圧源の正極側に接
続された第５のトランジスタと、前記第４のトランジス
タのコレスタと第３の電圧源の正極側間に接続される第
１の抵抗と、前記第５のトランジスタのコレクタと前記
第３の電源の正極側間に接続される第２の抵抗とを備え
ている。
【０００５】
【実施例】次に、本発明について図面を参照して説明す
る。
る。
【０００６】図１は本発明の一実施例を示す回路図であ
る。
る。
【０００７】図１において本実施例はトランジスタ３の
ベースに基準電圧として電圧源３１の正電極側が接続さ
れ、コレクタが共に接続されて且つベースがそれぞれ入
力端子１０２、入力端子１０３に接続されたトランジス
タ４およびトランジスタ５の各エミッタとトランジスタ
３のエーミッタとが共に接続され、トランジスタ３，４
および５のエミッタ接続点と電圧源３１，電圧源源３２
および電圧源３３の各負極側に電流値設定素子２１が接
続される電流切り換え回路において、トランジスタ３の
コレクタにエミッタが接続され、ベースが電圧源３３の
正極側に接続されるトランジスタ２と、トランジスタ４
およびトランジスタ５の共に接続されたコレクタにエミ
ッタが接続され、ベースが電圧源３３の正極側に接続さ
れたトランジスタ１と、トランジスタ１のコレクタと電
圧源３２の正極側間に接続される抵抗１１と、トランジ
スタ２のコレクタと電源３２の正極側間に接続される抵
抗１２とによって構成される論理和回路である。
ベースに基準電圧として電圧源３１の正電極側が接続さ
れ、コレクタが共に接続されて且つベースがそれぞれ入
力端子１０２、入力端子１０３に接続されたトランジス
タ４およびトランジスタ５の各エミッタとトランジスタ
３のエーミッタとが共に接続され、トランジスタ３，４
および５のエミッタ接続点と電圧源３１，電圧源源３２
および電圧源３３の各負極側に電流値設定素子２１が接
続される電流切り換え回路において、トランジスタ３の
コレクタにエミッタが接続され、ベースが電圧源３３の
正極側に接続されるトランジスタ２と、トランジスタ４
およびトランジスタ５の共に接続されたコレクタにエミ
ッタが接続され、ベースが電圧源３３の正極側に接続さ
れたトランジスタ１と、トランジスタ１のコレクタと電
圧源３２の正極側間に接続される抵抗１１と、トランジ
スタ２のコレクタと電源３２の正極側間に接続される抵
抗１２とによって構成される論理和回路である。
【０００８】次に、本実施例の動作について説明する。
【０００９】トランジスタ３，４および５は図２に示す
従来の論理和回路と同様に、入力端子１０２，入力端子
１０３に入力される入力信号の電圧値と基準電圧との差
電位の極性によって電流切り換えを行う電流切り換え回
路である。
従来の論理和回路と同様に、入力端子１０２，入力端子
１０３に入力される入力信号の電圧値と基準電圧との差
電位の極性によって電流切り換えを行う電流切り換え回
路である。
【００１０】図２に示す従来の論理和回路では切り換え
られた電流を負荷抵抗によって電流から電圧に変換して
いたが、本実施例の論理和回路では切り換えられた電流
をベース接地型回路の低入力インピーダンスで受け、ベ
ース接地回路型の出力で電流電圧変換を行う。
られた電流を負荷抵抗によって電流から電圧に変換して
いたが、本実施例の論理和回路では切り換えられた電流
をベース接地型回路の低入力インピーダンスで受け、ベ
ース接地回路型の出力で電流電圧変換を行う。
【００１１】ベース接地型回路の入力インピーダンス
は、トランジスタのベース接地電流増幅率αを「≒１」
と仮定すれば、エミッタ接地増幅回路の相互コンダクタ
ンスｇｍの逆数となる。すなわち、エミッタ接地増幅器
の入力容量Ｃinは、コルクターベース間容量をＣjcとし
た時に、Ｃin＝Ｃjc（１＋ｇｍ／ｇｍ）となり、ミラー
効果がなくなり、入力信号による入力容量の充放電時間
が短縮される。
は、トランジスタのベース接地電流増幅率αを「≒１」
と仮定すれば、エミッタ接地増幅回路の相互コンダクタ
ンスｇｍの逆数となる。すなわち、エミッタ接地増幅器
の入力容量Ｃinは、コルクターベース間容量をＣjcとし
た時に、Ｃin＝Ｃjc（１＋ｇｍ／ｇｍ）となり、ミラー
効果がなくなり、入力信号による入力容量の充放電時間
が短縮される。
【００１２】
【発明の効果】以上説明したように本発明の論理和回路
は、差動対を構成する第２のトランジスタと第３のトラ
ンジスタとの共通に接続されたコレクタおよび第１のト
ランジスタのコレクタにそれぞれエミッタが接続され、
ベース接地増幅回路を構成する第４のトランジスタと第
５のトランジスタとを設け、第４のトランジスタと第５
のトランジスタとのそれぞれのコレクタに第１の抵抗と
第２の抵抗とを接続することによる電流切り換え回路に
よって切り換えられた電流をベース設置型回路によって
電流電圧変換を行う回路構成を有することにより、電流
切り換え部の負荷を低い入力インピーダンスを有するベ
ース設置型回路にすることによってミラー効果による入
力容量の増大を防ぎ、動作速度を高速化することができ
る効果がある。
は、差動対を構成する第２のトランジスタと第３のトラ
ンジスタとの共通に接続されたコレクタおよび第１のト
ランジスタのコレクタにそれぞれエミッタが接続され、
ベース接地増幅回路を構成する第４のトランジスタと第
５のトランジスタとを設け、第４のトランジスタと第５
のトランジスタとのそれぞれのコレクタに第１の抵抗と
第２の抵抗とを接続することによる電流切り換え回路に
よって切り換えられた電流をベース設置型回路によって
電流電圧変換を行う回路構成を有することにより、電流
切り換え部の負荷を低い入力インピーダンスを有するベ
ース設置型回路にすることによってミラー効果による入
力容量の増大を防ぎ、動作速度を高速化することができ
る効果がある。
【図１】本発明の一実施例を示す回路図である。
【図２】従来の論理和回路の一例を示す回路図である。
１〜５ トランジスタ １１，１２ 抵抗器 ２１ 電流値設定装置 ３１〜３３ 電圧源 １０１〜１０３ 入力端子 ２０１，２０３ 出力端子
Claims (1)
- 【請求項１】 第１のトランジスタのベースに基準電圧
として第１の電圧源の正電極側が接続され、コレクタが
共に接続されて且つベースがそれぞれ第１の入力端子，
第２の入力端子に接続された第２のトランジスタおよび
第３のトランジスタのそれぞれのエミッタと前記第１の
トランジスタのエミッタとが共に接続され、前記第１，
前記第２および前記第３の各トランジスタのエミッタ接
続点と前記第１の電圧源および第２の電圧源の負極側間
に電流値設定素子が接続される電流切り換えの論理和回
路において、前記第１のトランジスタのコレクタにエミ
ッタが接続され、ベースが前記第２の電圧源の正極側に
接続される第４のトランジスタと、前記第２のトランジ
スタと前記第３のトランジスタとが共に接続されたコレ
クタにエミッタが接続され、ベースが前記第２の電圧源
の正極側に接続された第５のトランジスタと、前記第４
のトランジスタのコレスタと第３の電圧源の正極側間に
接続される第１の抵抗と、前記第５のトランジスタのコ
レクタと前記第３の電源の正極側間に接続される第２の
抵抗とを備えて成ることを特徴とした論理和回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3253305A JP3005730B2 (ja) | 1991-10-01 | 1991-10-01 | 論理和回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3253305A JP3005730B2 (ja) | 1991-10-01 | 1991-10-01 | 論理和回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0595276A true JPH0595276A (ja) | 1993-04-16 |
| JP3005730B2 JP3005730B2 (ja) | 2000-02-07 |
Family
ID=17249445
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3253305A Expired - Lifetime JP3005730B2 (ja) | 1991-10-01 | 1991-10-01 | 論理和回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3005730B2 (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100748360B1 (ko) * | 2006-08-08 | 2007-08-09 | 삼성에스디아이 주식회사 | 논리 게이트 및 이를 이용한 주사 구동부와 유기전계발광표시장치 |
| US8354979B2 (en) | 2006-08-08 | 2013-01-15 | Samsung Display Co., Ltd. | Logic gate, scan driver and organic light emitting diode display using the same |
| US11888370B2 (en) | 2018-10-30 | 2024-01-30 | Mitsubishi Electric Corporation | Stator, motor, compressor, air conditioner, and manufacturing method of stator |
-
1991
- 1991-10-01 JP JP3253305A patent/JP3005730B2/ja not_active Expired - Lifetime
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100748360B1 (ko) * | 2006-08-08 | 2007-08-09 | 삼성에스디아이 주식회사 | 논리 게이트 및 이를 이용한 주사 구동부와 유기전계발광표시장치 |
| US7528631B2 (en) | 2006-08-08 | 2009-05-05 | Samsung Mobile Display Co., Ltd. | Logic gate, scan driver and organic light emitting diode display using the same |
| US8354979B2 (en) | 2006-08-08 | 2013-01-15 | Samsung Display Co., Ltd. | Logic gate, scan driver and organic light emitting diode display using the same |
| US11888370B2 (en) | 2018-10-30 | 2024-01-30 | Mitsubishi Electric Corporation | Stator, motor, compressor, air conditioner, and manufacturing method of stator |
Also Published As
| Publication number | Publication date |
|---|---|
| JP3005730B2 (ja) | 2000-02-07 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 19991005 |