JPH01202909A - 増幅器 - Google Patents
増幅器Info
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- JPH01202909A JPH01202909A JP63026572A JP2657288A JPH01202909A JP H01202909 A JPH01202909 A JP H01202909A JP 63026572 A JP63026572 A JP 63026572A JP 2657288 A JP2657288 A JP 2657288A JP H01202909 A JPH01202909 A JP H01202909A
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- voltage
- output
- operational amplifier
- circuit
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［発明の技術分野１
本発明は、増幅器に関する。
［従来技術とその問題点］
現在、オペアンプを０ＭＯ５で構成したアナログ回路が
広く用いられている。ところで０ＭＯ５で構成されたオ
ペアンプの入力オフセット電圧は非常に大きく、±１０
ｍＶ程度である。このためこの種のオペアンプであって
外付けのオフセット調整回路がないものにより構成した
直流増幅器の出力電圧には増幅度×入力オフセット電圧
という大きな誤差すなわちオフセットが生じる。
広く用いられている。ところで０ＭＯ５で構成されたオ
ペアンプの入力オフセット電圧は非常に大きく、±１０
ｍＶ程度である。このためこの種のオペアンプであって
外付けのオフセット調整回路がないものにより構成した
直流増幅器の出力電圧には増幅度×入力オフセット電圧
という大きな誤差すなわちオフセットが生じる。
従来、このオフセットを除く方法として、入力オフセッ
ト電圧に等しい電圧に充電されているコンデンサを用い
て入力電圧から入力オフセット電圧分を予め相殺して入
力する方法等が用いられているが、いずれの方法を用い
るにも回路構成が複雑になるという問題があった。
ト電圧に等しい電圧に充電されているコンデンサを用い
て入力電圧から入力オフセット電圧分を予め相殺して入
力する方法等が用いられているが、いずれの方法を用い
るにも回路構成が複雑になるという問題があった。
［発明の目的］
本発明は、上述の如き事情に鑑みてなされたものであり
、ＣＭＯＳオペアンプにより構成されながら回路構成を
複雑にすることなくオフセットを除去できる増幅器の提
供を目的とする。
、ＣＭＯＳオペアンプにより構成されながら回路構成を
複雑にすることなくオフセットを除去できる増幅器の提
供を目的とする。
［発明の要点］
本発明は、上記目的を達成するために、差動入力差動出
力増幅回路の２つの入力端子に与える入力を一定周期で
交換すると共に、該差動入力差動出力回路の差動出力を
上記入力交換に同期して反転しながら平均した出力或い
はこれに相当する出力を送出するようにしたことを要点
とする。
力増幅回路の２つの入力端子に与える入力を一定周期で
交換すると共に、該差動入力差動出力回路の差動出力を
上記入力交換に同期して反転しながら平均した出力或い
はこれに相当する出力を送出するようにしたことを要点
とする。
［実施例］
以下１図面に示す一実施例に基づいて本発明を説明する
。なお、本考案は、増幅回路と、この増幅回路の出力を
デジタル化する二重平衡型Ａ／Ｄ変換回路とからなる増
幅−Ａ／Ｄ変換回路に本考案を適用したものである。
。なお、本考案は、増幅回路と、この増幅回路の出力を
デジタル化する二重平衡型Ａ／Ｄ変換回路とからなる増
幅−Ａ／Ｄ変換回路に本考案を適用したものである。
匙−虞
第１図は本実施例の回路構成を示す、スイッチング回路
部ｌは、後述の制御部１３からの開閉制御信号Ｓによっ
てオン状態となるスイッチング素子Ｔ１．Ｔ４と、上記
開閉制御信号Ｓが開閉信号変換部１４のインバータ１５
によって反転された信号によってオン状態となるスイッ
チング素子Ｔ２ 、Ｔ３ とから構成されており、入力
端子ｌａ、ｌｂからの２つの入力を、差動入力差動出力
増幅回路２の二つの入力端子へ、一定周期で交換して与
える回路である。差動入力差動出力増幅回路２はオペア
ンプ３．４と抵ｍＲ＋ 、Ｒ２、Ｒ３とから構成されて
おり、オペアンプ３．４はＣＭＯ５で構成されており、
オフセット調整回路が外付けされてなく、前者の入力オ
フセットはＶ ０５３で後者のそれはＶ ０５４である
。なお抵抗Ｒ２、Ｒ３は抵抗値が等しく設定されている
。スイッチング回路部５は、開閉信号変換部１４からの
信号によってオン状態となるスイッチング素子Ｔ６と、
上記信号を反転するインバータ６と、このインバータ６
によって反転された信号によってオン状態となるスイッ
チング素子Ｔ５とからなり、差動入力差動出力増幅回路
２からの二つの出力のいずれか一方を、次のＶ−Ｆ変換
回路部７に与える回路である。Ｖ−Ｆ変換回路部７は、
スイッチング回路ｆｓ５から与えられる電圧に応じてパ
ルス幅を変えたパルス列を次の制御部１３のＤ端子に与
えるいわゆるＶ−Ｆ変換回路の一種である。すなわち一
端にスイッチング回路部５からの電圧が与えられる抵抗
Ｒ＾と、抵抗Ｒ８と、コンデンサＣと、プラスビンに電
圧ｖｒｅｒが享えられているオペアンプ９とは、加算形
積分回路を構成し、Ｄフリップフロップ１２の出力がＨ
レベルのときオン状態となるスイッチング素子Ｔ７は抵
抗Ｒ８の一端に電圧ＶＤＯを与え、他方、Ｊ：、記Ｄフ
リップフロップ１２の出力がＬレベルのとき、これをイ
ンバータ８で反転した信号でオン状態となるスイッチン
グ素子Ｔ８は、スイッチング素子ＴＩに代り、上記抵抗
Ｒｅの一端に電圧ＶＳＳを与える。また、オペアンプ９
の出力すなわち上記加算形請分回路の積分値に相当する
電圧がマイナスピンに与えられているコンパレータｌＯ
のプラスビンには上記電圧Ｖｒｅｆが与えられて、コン
パレータ１０は両者を比較し、その結果を出力する。な
お、電圧ＶＤＤは、抵抗ＲＡがスイッチング回路部５か
ら与えられる電圧よりも高くなるように、また電圧ＶＳ
Ｓは抵抗ＲＡがスイッチング回路部５から与えられる電
圧よりも低くなるように、それぞれ設定されており、電
圧ｖｒｅ、は電圧ＶＯＤと電圧ＶＳＳの中間電圧となる
ように設定されている。インバータｌｌはコンパレータ
１０出力を反転してＤフリップフロップ１２に与え、Ｄ
フリップフロップ１２は制御部１３からの３２ＫＨｚの
クロック信号を受けてその都度、入力を取込んで出力を
Ｈレベル又はＬレベルとして前記制御部１３、スイッチ
ング素子ＴＩ、インバータ８にγえる。制御部１３はＤ
フリップフロップ１２に３２ＫＨｚのクロック信号を与
えると共に、Ｄフリップフロップ１２の出力を端子りか
ら取込んで、この出力がＨレベルである時間を計数して
、それに基づいて、スイッチング回路部５から与えられ
る二つの電圧すなわちスイッチング素子Ｔ５を介してｑ
−えられる電圧とスイッチング素子Ｔ６を介して与えら
れる電圧の差動電圧をデジタルデータとして送出し、更
に第２図に示す如きデユーティ−比１／２の開閉制御信
号Ｐとこの開閉制御信号Ｐの周期のを送出する回路であ
る。開閉信号変換部１４は上記開閉制御信号Ｓを反転し
てスイッチング回路部ｌに送出するインバータ１５およ
び開閉制御信号Ｓと開閉制御信号Ｐとを取込みこれらの
排他的論理和をスイッチング回路部５に送出するエクス
クルージイブオフ回路１６を有している。
部ｌは、後述の制御部１３からの開閉制御信号Ｓによっ
てオン状態となるスイッチング素子Ｔ１．Ｔ４と、上記
開閉制御信号Ｓが開閉信号変換部１４のインバータ１５
によって反転された信号によってオン状態となるスイッ
チング素子Ｔ２ 、Ｔ３ とから構成されており、入力
端子ｌａ、ｌｂからの２つの入力を、差動入力差動出力
増幅回路２の二つの入力端子へ、一定周期で交換して与
える回路である。差動入力差動出力増幅回路２はオペア
ンプ３．４と抵ｍＲ＋ 、Ｒ２、Ｒ３とから構成されて
おり、オペアンプ３．４はＣＭＯ５で構成されており、
オフセット調整回路が外付けされてなく、前者の入力オ
フセットはＶ ０５３で後者のそれはＶ ０５４である
。なお抵抗Ｒ２、Ｒ３は抵抗値が等しく設定されている
。スイッチング回路部５は、開閉信号変換部１４からの
信号によってオン状態となるスイッチング素子Ｔ６と、
上記信号を反転するインバータ６と、このインバータ６
によって反転された信号によってオン状態となるスイッ
チング素子Ｔ５とからなり、差動入力差動出力増幅回路
２からの二つの出力のいずれか一方を、次のＶ−Ｆ変換
回路部７に与える回路である。Ｖ−Ｆ変換回路部７は、
スイッチング回路ｆｓ５から与えられる電圧に応じてパ
ルス幅を変えたパルス列を次の制御部１３のＤ端子に与
えるいわゆるＶ−Ｆ変換回路の一種である。すなわち一
端にスイッチング回路部５からの電圧が与えられる抵抗
Ｒ＾と、抵抗Ｒ８と、コンデンサＣと、プラスビンに電
圧ｖｒｅｒが享えられているオペアンプ９とは、加算形
積分回路を構成し、Ｄフリップフロップ１２の出力がＨ
レベルのときオン状態となるスイッチング素子Ｔ７は抵
抗Ｒ８の一端に電圧ＶＤＯを与え、他方、Ｊ：、記Ｄフ
リップフロップ１２の出力がＬレベルのとき、これをイ
ンバータ８で反転した信号でオン状態となるスイッチン
グ素子Ｔ８は、スイッチング素子ＴＩに代り、上記抵抗
Ｒｅの一端に電圧ＶＳＳを与える。また、オペアンプ９
の出力すなわち上記加算形請分回路の積分値に相当する
電圧がマイナスピンに与えられているコンパレータｌＯ
のプラスビンには上記電圧Ｖｒｅｆが与えられて、コン
パレータ１０は両者を比較し、その結果を出力する。な
お、電圧ＶＤＤは、抵抗ＲＡがスイッチング回路部５か
ら与えられる電圧よりも高くなるように、また電圧ＶＳ
Ｓは抵抗ＲＡがスイッチング回路部５から与えられる電
圧よりも低くなるように、それぞれ設定されており、電
圧ｖｒｅ、は電圧ＶＯＤと電圧ＶＳＳの中間電圧となる
ように設定されている。インバータｌｌはコンパレータ
１０出力を反転してＤフリップフロップ１２に与え、Ｄ
フリップフロップ１２は制御部１３からの３２ＫＨｚの
クロック信号を受けてその都度、入力を取込んで出力を
Ｈレベル又はＬレベルとして前記制御部１３、スイッチ
ング素子ＴＩ、インバータ８にγえる。制御部１３はＤ
フリップフロップ１２に３２ＫＨｚのクロック信号を与
えると共に、Ｄフリップフロップ１２の出力を端子りか
ら取込んで、この出力がＨレベルである時間を計数して
、それに基づいて、スイッチング回路部５から与えられ
る二つの電圧すなわちスイッチング素子Ｔ５を介してｑ
−えられる電圧とスイッチング素子Ｔ６を介して与えら
れる電圧の差動電圧をデジタルデータとして送出し、更
に第２図に示す如きデユーティ−比１／２の開閉制御信
号Ｐとこの開閉制御信号Ｐの周期のを送出する回路であ
る。開閉信号変換部１４は上記開閉制御信号Ｓを反転し
てスイッチング回路部ｌに送出するインバータ１５およ
び開閉制御信号Ｓと開閉制御信号Ｐとを取込みこれらの
排他的論理和をスイッチング回路部５に送出するエクス
クルージイブオフ回路１６を有している。
肱−首
次に、以上の如くに構成された本実施例の動作について
説明する。
説明する。
いま、スイッチング回路部１の入力端子１ａに電圧Ｖａ
を、入力端子１ｂに電圧Ｖｂを与えているとする。また
、第２図（ａ）に示す如く、制御部１３からの開閉制御
信号Ｐおよび開閉制御信号Ｓは共にＨレベルであるとす
る。このような状態では、スイッチング回路部ｌのスイ
ッチング素子ＴＩ、Ｔ４がオン状態となりオペアンプ３
のプラスピンおよびオペアンプ４のプラスピンにはそれ
ぞれ電圧ｖａ、ｖｂが印加される。前述の如く抵抗Ｒ２
と抵抗Ｒ３の抵抗値は等しく設定されているので、この
ときオペアンプ３の出力Ｖ３ 、オペアンプ４の出力ｖ
４はそれぞれ （Ｖａ −Ｗｂ ＋Ｖｏｓ３−Ｖｏｓａ ）（Ｖａ −
Ｖｂ ＋ＶＯ５３−Ｖｏｓａ ）となる。
を、入力端子１ｂに電圧Ｖｂを与えているとする。また
、第２図（ａ）に示す如く、制御部１３からの開閉制御
信号Ｐおよび開閉制御信号Ｓは共にＨレベルであるとす
る。このような状態では、スイッチング回路部ｌのスイ
ッチング素子ＴＩ、Ｔ４がオン状態となりオペアンプ３
のプラスピンおよびオペアンプ４のプラスピンにはそれ
ぞれ電圧ｖａ、ｖｂが印加される。前述の如く抵抗Ｒ２
と抵抗Ｒ３の抵抗値は等しく設定されているので、この
ときオペアンプ３の出力Ｖ３ 、オペアンプ４の出力ｖ
４はそれぞれ （Ｖａ −Ｗｂ ＋Ｖｏｓ３−Ｖｏｓａ ）（Ｖａ −
Ｖｂ ＋ＶＯ５３−Ｖｏｓａ ）となる。
一方、この時開閉信号変換部１４のエクスクルージイブ
オフ回路１６からはＬレベルの信号が送出され、スイッ
チング回路部５ではスイッチング素子Ｔ５がオン状態と
なる。このため、Ｖ−Ｆ変換回路部７には上記電圧ｖ３
が与えられることになる。結局、第２図（ａ）で示され
る期間はオペアンプ３のプラスピンに電圧Ｖａ、オペア
ンプ４のプラスピンに電圧ｖｂが与えられ、Ｖ−Ｆ変換
回路部７には電圧ｖ３が与えられることになる。
オフ回路１６からはＬレベルの信号が送出され、スイッ
チング回路部５ではスイッチング素子Ｔ５がオン状態と
なる。このため、Ｖ−Ｆ変換回路部７には上記電圧ｖ３
が与えられることになる。結局、第２図（ａ）で示され
る期間はオペアンプ３のプラスピンに電圧Ｖａ、オペア
ンプ４のプラスピンに電圧ｖｂが与えられ、Ｖ−Ｆ変換
回路部７には電圧ｖ３が与えられることになる。
また第２図（ｂ）に示す如く開閉制御信号ＰがＨレベル
で開閉制御信号ＳがＬレベルの期間は、スイッチング素
子Ｔ２ 、Ｔ３がオン状態となりオペアンプ３のプラス
ピンには電圧Ｖｂ 、オペアンプ４のプラスピンには電
圧Ｖａがそれぞれ印加される。このときオペアンプ３．
４の出力ｖ３、ｖ４はそれぞれ （Ｗｂ −Ｖａ ＋ＶＯ５３−Ｖａｓ４） −（
Ｖｂ −Ｖａ ＋ＶＯ５３−Ｖｏｓｓ ）となる
。
で開閉制御信号ＳがＬレベルの期間は、スイッチング素
子Ｔ２ 、Ｔ３がオン状態となりオペアンプ３のプラス
ピンには電圧Ｖｂ 、オペアンプ４のプラスピンには電
圧Ｖａがそれぞれ印加される。このときオペアンプ３．
４の出力ｖ３、ｖ４はそれぞれ （Ｗｂ −Ｖａ ＋ＶＯ５３−Ｖａｓ４） −（
Ｖｂ −Ｖａ ＋ＶＯ５３−Ｖｏｓｓ ）となる
。
そして、スイッチング回路部５ではスイッチング素子Ｔ
６がオン状態となり、Ｖ−Ｆ変換回路部７には上記電圧
ｖ４が与えられる。
６がオン状態となり、Ｖ−Ｆ変換回路部７には上記電圧
ｖ４が与えられる。
また、第２図（Ｃ）に示す如く開閉制御信号ＰがＬレベ
ルで開閉制御信号ＳがＨレベルとなる期間は、スイッチ
ング素子Ｔ＋ 、Ｔ４がオン状態となり、オペアンプ３
側に電圧Ｖａ、オペアンプ４側に電圧ｖｂがそれぞれ印
加される。このときオペアンプ３．４の出力Ｖ３ 、Ｖ
４はそれぞれ（Ｖ 、−Ｖｂ＋Ｖ（ｌｓ３−Ｖｏｓａ
）（Ｖａ −Ｖｂ ＋ＶＯ５３−Ｖａｓ４）となる。
ルで開閉制御信号ＳがＨレベルとなる期間は、スイッチ
ング素子Ｔ＋ 、Ｔ４がオン状態となり、オペアンプ３
側に電圧Ｖａ、オペアンプ４側に電圧ｖｂがそれぞれ印
加される。このときオペアンプ３．４の出力Ｖ３ 、Ｖ
４はそれぞれ（Ｖ 、−Ｖｂ＋Ｖ（ｌｓ３−Ｖｏｓａ
）（Ｖａ −Ｖｂ ＋ＶＯ５３−Ｖａｓ４）となる。
そして、開閉信号変換部１４のエクスクルージイブオフ
回路１６からはＨレベルの信号が送出され、スイッチン
グ回路部５ではスイッチング素子Ｔ６がオン状態となる
。これにより、Ｖ−Ｆ変換回路部７には上記電圧ｖ４が
与えられることになる。
回路１６からはＨレベルの信号が送出され、スイッチン
グ回路部５ではスイッチング素子Ｔ６がオン状態となる
。これにより、Ｖ−Ｆ変換回路部７には上記電圧ｖ４が
与えられることになる。
また、第２図（ｄ）に示す如く開閉制御信号Ｐ、Ｓ共に
Ｌレベルとなる期間は、スイッチング素子Ｔ２ 、Ｔ３
がオン状態となり、オペアンプ３偏に電圧Ｖｂ、オペア
ンプ４側に電圧Ｖａがそれぞれ印加される。このときオ
ペアンプ３．４の出力Ｖ３ 、Ｖ４はそれぞれ （Ｖｂ−Ｖａ ＋ＶＯ５３−ＶＯ５４）（Ｖｂ −Ｖ
ａ ＋Ｖｏｓ：＋ −Ｖａｓ４ ）となる。
Ｌレベルとなる期間は、スイッチング素子Ｔ２ 、Ｔ３
がオン状態となり、オペアンプ３偏に電圧Ｖｂ、オペア
ンプ４側に電圧Ｖａがそれぞれ印加される。このときオ
ペアンプ３．４の出力Ｖ３ 、Ｖ４はそれぞれ （Ｖｂ−Ｖａ ＋ＶＯ５３−ＶＯ５４）（Ｖｂ −Ｖ
ａ ＋Ｖｏｓ：＋ −Ｖａｓ４ ）となる。
そして開閉信号変換部１４のエクスクルージイブオフ回
路１６からはＬレベルの信号が送出され、スイッチング
回路部５ではスイッチング素子Ｔ５がオン状態となる。
路１６からはＬレベルの信号が送出され、スイッチング
回路部５ではスイッチング素子Ｔ５がオン状態となる。
これにより、Ｖ−Ｆ変換回路部７には上記電圧Ｖ３が与
えられることになる。
えられることになる。
第３図は１以上の動作により、第２図（ａ）〜（ｄ）の
各期間にＶ−Ｆ変換回路部７へ与えられる電圧を整理し
たものである。
各期間にＶ−Ｆ変換回路部７へ与えられる電圧を整理し
たものである。
Ｅ述の如く、スイッチング回路部５からＶ−Ｆ変換回路
部７には、順次、上記の４通りの電圧が生えられるが、
いま、これらを電圧Ｖｉ と置く。
部７には、順次、上記の４通りの電圧が生えられるが、
いま、これらを電圧Ｖｉ と置く。
そして、いま、Ｄフリップフロップ１２の出力はＨレベ
ルで、スイッチング素子Ｔ７がオン状態で抵抗Ｒｅの一
端には電圧ＶＤＤが印加されているものとする（第４図
参照）。
ルで、スイッチング素子Ｔ７がオン状態で抵抗Ｒｅの一
端には電圧ＶＤＤが印加されているものとする（第４図
参照）。
このとき、コンデンサＣには、抵抗ＲＡを経て（Ｖｉ
Ｖｒｅｆ ） ／ Ｒ＾の電流と、抵抗ＲＢを経て（
ｖｏｏ−Ｖｒｅｔ ） ／Ｒｅの電流とが流込み、コン
デンサＣは、これらを積分してオペアンプ９の出力電圧
を下げていく（第４図（イ）参照）、そして、オペアン
プ９の出力が電圧Ｖｒｅｆ より低くなった時点（すな
わち第４図の（ロ）の時点）でコンパレータｌＯの出力
はＬレベルからＨレベルに反転し、インバータ１１の出
力は逆にＨレベルからＬレベルに反転する。而して、Ｄ
フリップフロップ１２は、制御部１３からのクロック信
号を待ってインバータ１１からのＬレベルの信号を取込
んで出力をＨレベルからＬレベルに反転する。
Ｖｒｅｆ ） ／ Ｒ＾の電流と、抵抗ＲＢを経て（
ｖｏｏ−Ｖｒｅｔ ） ／Ｒｅの電流とが流込み、コン
デンサＣは、これらを積分してオペアンプ９の出力電圧
を下げていく（第４図（イ）参照）、そして、オペアン
プ９の出力が電圧Ｖｒｅｆ より低くなった時点（すな
わち第４図の（ロ）の時点）でコンパレータｌＯの出力
はＬレベルからＨレベルに反転し、インバータ１１の出
力は逆にＨレベルからＬレベルに反転する。而して、Ｄ
フリップフロップ１２は、制御部１３からのクロック信
号を待ってインバータ１１からのＬレベルの信号を取込
んで出力をＨレベルからＬレベルに反転する。
このため、スイッチング素子Ｔ７はオフ状態となり１代
ってスイッチング素子Ｔ８が、上記Ｌレベルの出力をイ
ンバータ８で反転した信号を受けてオン状態になり、コ
ンデンサＣは充放電をすることになる。すなわち、（Ｖ
ｉ −Ｖｒｅｆ ）／ＲＡの電流が流れ込むと同蒔に（
Ｖｒｅｒ −Ｖｓｓ） ／ Ｒａの電流が流出する。電
圧のＶｉ とＶＳＳの大小関係によりコンデンサＣにお
いては放電の方が勝り、オペアンプ９の出力は回復して
高くなっていく（第４図（ハ） 参照） 、そしてこの
オペアンプ９の出力が電圧ｖｒｅ、以上に至ると（第４
図（ニ）参照）、コンパレータｌＯの出力はＨレベルか
らＬレベルに反転し、インバータ１１の出力は逆にＬレ
ベルからＨレベルに反転する。Ｄフリップフロップ１２
はクロック信号を待って上記インバータ１１の出力を取
込んで出力をＨレベルとする。
ってスイッチング素子Ｔ８が、上記Ｌレベルの出力をイ
ンバータ８で反転した信号を受けてオン状態になり、コ
ンデンサＣは充放電をすることになる。すなわち、（Ｖ
ｉ −Ｖｒｅｆ ）／ＲＡの電流が流れ込むと同蒔に（
Ｖｒｅｒ −Ｖｓｓ） ／ Ｒａの電流が流出する。電
圧のＶｉ とＶＳＳの大小関係によりコンデンサＣにお
いては放電の方が勝り、オペアンプ９の出力は回復して
高くなっていく（第４図（ハ） 参照） 、そしてこの
オペアンプ９の出力が電圧ｖｒｅ、以上に至ると（第４
図（ニ）参照）、コンパレータｌＯの出力はＨレベルか
らＬレベルに反転し、インバータ１１の出力は逆にＬレ
ベルからＨレベルに反転する。Ｄフリップフロップ１２
はクロック信号を待って上記インバータ１１の出力を取
込んで出力をＨレベルとする。
このため、再度、スイッチング素子Ｔ８に代ってスイッ
チング素子ＴＩがオン状態となりコンデンサＣには（Ｖ
ｉ Ｖｒｅ（）／ＲＡのＷ流と（Ｗｏ。
チング素子ＴＩがオン状態となりコンデンサＣには（Ｖ
ｉ Ｖｒｅ（）／ＲＡのＷ流と（Ｗｏ。
Ｖ ｒｅｔ ） ／ Ｒ８の電流が流れ込むこととなる
。
。
そして、以後は上述の動作が繰返されることになる。な
お、この際の繰返し周期は第４図に示すように開閉制御
信号Ｓに比較して十分小さいものとなるようにＷ成され
ている。
お、この際の繰返し周期は第４図に示すように開閉制御
信号Ｓに比較して十分小さいものとなるようにＷ成され
ている。
上記の動作において、Ｄフリップフロップ１２の出力は
制御部１３のＤ端子にも与えられ、制御部１３はＤフリ
ップフロップ１２の出力がＨレベルである時間（第４図
におけるＴｘｌ、Ｔ Ｘ ２、・・・・・・）、および
Ｌレベルである時間（第４図におけ６Ｔｖ１． ＴＶ２
．・・・・・・）をそれぞれカウンターで計数する。
制御部１３のＤ端子にも与えられ、制御部１３はＤフリ
ップフロップ１２の出力がＨレベルである時間（第４図
におけるＴｘｌ、Ｔ Ｘ ２、・・・・・・）、および
Ｌレベルである時間（第４図におけ６Ｔｖ１． ＴＶ２
．・・・・・・）をそれぞれカウンターで計数する。
ところで、第４図に示すオペアンプ９の出力を示す直線
の傾きは、スイッチング回路ｆｉＢ５から与えられる電
圧Ｖｌ に依存する。すなわち電圧Ｖ１が高いときは、
コンデンサＣの充電は迅速に行なわれてオペアンプ９の
出力の低下も迅速に行なわれ（すなわち第４図において
（イ）から（ハ）の直線の傾きが大きくなる）、またコ
ンデンサＣの放電はゆるやかに行なわれてオペアンプ９
の出力の上昇もゆるやかなものとなる（すなわち第４図
において（ハ）から（ホ）の直線の傾きが小さくなる）
、そしてこのようなオペアンプ９の出力変化の緩急はＤ
フリップフロップ１２の出力がＨレベルである時間（Ｔ
ｘ １． Ｔ Ｘ ２、・・・・・・、以下Ｔ ｘ
ｋという）、およびＬレベルである時間（Ｔ Ｖ Ｉ
。
の傾きは、スイッチング回路ｆｉＢ５から与えられる電
圧Ｖｌ に依存する。すなわち電圧Ｖ１が高いときは、
コンデンサＣの充電は迅速に行なわれてオペアンプ９の
出力の低下も迅速に行なわれ（すなわち第４図において
（イ）から（ハ）の直線の傾きが大きくなる）、またコ
ンデンサＣの放電はゆるやかに行なわれてオペアンプ９
の出力の上昇もゆるやかなものとなる（すなわち第４図
において（ハ）から（ホ）の直線の傾きが小さくなる）
、そしてこのようなオペアンプ９の出力変化の緩急はＤ
フリップフロップ１２の出力がＨレベルである時間（Ｔ
ｘ １． Ｔ Ｘ ２、・・・・・・、以下Ｔ ｘ
ｋという）、およびＬレベルである時間（Ｔ Ｖ Ｉ
。
Ｔ ｖ ２、・・・・・・、以下Ｔ ｖ ｋという）の
長短になる。
長短になる。
而して、上記時間ＴＸｋ、Ｔ、ｋをカウンターで計測し
ている制御部１３は電圧ｖ１の大小をデジタル値（上記
カウンターのカウント値）で把握でき、それを基に一定
の演算を行ない電圧ｖ１をデジタル値に変換する。
ている制御部１３は電圧ｖ１の大小をデジタル値（上記
カウンターのカウント値）で把握でき、それを基に一定
の演算を行ない電圧ｖ１をデジタル値に変換する。
以上の如き動作は、開閉制御信号Ｐの一周期の間すなわ
ち開閉制御信号Ｓの２周期の間に電圧ｖ１として与えら
れる４種の電圧（第３図にに示されている４種の電圧）
のそれぞれに対して行なわれ、それぞれの電圧を対応す
るデジタル値に変換して保持する。いま、第２図におけ
る期間（ａ）（ｂ）（ｃ）（ｄ）における電圧Ｖ１すな
わち第３図の４種の電圧に対応するデジタル値をそれぞ
れＮ（Ｊ） 、 Ｎ（ｂ＋ 、 Ｎ（Ｃ） 、 Ｎ（ａ
）とし、Ａ、Ｂを定数とすると。
ち開閉制御信号Ｓの２周期の間に電圧ｖ１として与えら
れる４種の電圧（第３図にに示されている４種の電圧）
のそれぞれに対して行なわれ、それぞれの電圧を対応す
るデジタル値に変換して保持する。いま、第２図におけ
る期間（ａ）（ｂ）（ｃ）（ｄ）における電圧Ｖ１すな
わち第３図の４種の電圧に対応するデジタル値をそれぞ
れＮ（Ｊ） 、 Ｎ（ｂ＋ 、 Ｎ（Ｃ） 、 Ｎ（ａ
）とし、Ａ、Ｂを定数とすると。
（Ｖ ａ−Ｖｂ ＋ＶＯ５３−ＶＯ３４） ） ＋Ｂ（
Ｖｂ −Ｖａ ＋Ｖｏｓｘ −ＶＯ５４） ） ＋Ｂ（
Ｖａ −ｖｂ ＋ＶＯ５３−ＶＯ５４） ） ＋Ｂ（Ｗ
ｂ −Ｖａ ＋ＶＯ５３−Ｖｏｓｓ ）） ＋
Ｂとなる。
Ｖｂ −Ｖａ ＋Ｖｏｓｘ −ＶＯ５４） ） ＋Ｂ（
Ｖａ −ｖｂ ＋ＶＯ５３−ＶＯ５４） ） ＋Ｂ（Ｗ
ｂ −Ｖａ ＋ＶＯ５３−Ｖｏｓｓ ）） ＋
Ｂとなる。
開閉制御信号Ｐの一周期毎に上記４種のデジタル値Ｎ（
ａ） 、 Ｎ（ｂ） 、 Ｎ（ｃ） 、 Ｎ（ｄ）を
得る制御部１３は、上記−周期毎に以下の式で得られる
デジタル値Ｎａｂを演算する。
ａ） 、 Ｎ（ｂ） 、 Ｎ（ｃ） 、 Ｎ（ｄ）を
得る制御部１３は、上記−周期毎に以下の式で得られる
デジタル値Ｎａｂを演算する。
（Ｖａ −Ｖｂ ） ）
（Ｖ遥−Ｗｂ ） ）
而して制御部１３はスイッチング回路部ｌの入力端子Ｉ
Ｊ、ｌｂ間に与えられた差動電圧（Ｖ ａ−Ｖｂ）をオ
ペアンプ３．４のオフセットを除いた状態で増幅した電
圧のデジタル値を得て、これを送出する。
Ｊ、ｌｂ間に与えられた差動電圧（Ｖ ａ−Ｖｂ）をオ
ペアンプ３．４のオフセットを除いた状態で増幅した電
圧のデジタル値を得て、これを送出する。
なお、この発明は上記実施例に限定されず、この発明を
逸脱しない範囲内において種々変形応用可能である例え
ば、本実施例では、差動入力差動出力増幅回路の二つの
入力端子に与える入力を交換しながら、二つの出力端子
から得られる４通りの出力を時分割で取出し、それぞれ
をデジタル化し、そのデジタル値に基づいてオフセット
を除いた差動出力のデジタル値を得たが、第５図に示す
如く、制御回路部２４に制御されるスイッチング回路２
０によって一定周期で入力を交換される差動入力差動出
力増幅回路２１の二つの出力端子からの出力をスイッチ
ング回路２２および制御回路部２４により入力側と同期
をとって交換しなから差動出力を得、このようにして得
た差動出力を。
逸脱しない範囲内において種々変形応用可能である例え
ば、本実施例では、差動入力差動出力増幅回路の二つの
入力端子に与える入力を交換しながら、二つの出力端子
から得られる４通りの出力を時分割で取出し、それぞれ
をデジタル化し、そのデジタル値に基づいてオフセット
を除いた差動出力のデジタル値を得たが、第５図に示す
如く、制御回路部２４に制御されるスイッチング回路２
０によって一定周期で入力を交換される差動入力差動出
力増幅回路２１の二つの出力端子からの出力をスイッチ
ング回路２２および制御回路部２４により入力側と同期
をとって交換しなから差動出力を得、このようにして得
た差動出力を。
制御回路部２４によって制御される平均化回路２３によ
り、平均化してオフセットを除去してもよいことは無論
である。
り、平均化してオフセットを除去してもよいことは無論
である。
［発明の効果１
本発明は以上詳述したように、差動入力差動出力増幅回
路の２つの入力端子に与える入力を一定周期で交換する
と共に、該差動入力差動出力回路の差動出力を上記入力
交換に同期して反転しながら平均した出力或いはこれに
相当する出力を送出するようにした増幅器に係るもので
あるからＣＭＯＳオペアンプによりａ成されながら回路
構成を複雑にすることなくオフセットを除去できる増幅
器の提供を可能とする。
路の２つの入力端子に与える入力を一定周期で交換する
と共に、該差動入力差動出力回路の差動出力を上記入力
交換に同期して反転しながら平均した出力或いはこれに
相当する出力を送出するようにした増幅器に係るもので
あるからＣＭＯＳオペアンプによりａ成されながら回路
構成を複雑にすることなくオフセットを除去できる増幅
器の提供を可能とする。
第１図本発明の一実施例の回路構成を示す図、第２図は
上記実施例における開閉制御信号のタイムチャート、第
３図は上記実施例におけるＶ−Ｆ変換回路部に入力する
電圧Ｖｉ を整理した図、第４図は上記第１図の各回路
部の出力波形を示す図、第５図は本発明の変形例を示す
図である。 ｌ・・・・・・スイッチング回路部、２・・・・・・差
動入力差動出力増幅回路、３．４，９・・・・・・オペ
アンプ。 ５・・・・・・スイッチング回路部、７・・・・・・Ｖ
−Ｆ変換回ｍ＃ ｌｏ・・団・コンパレータ、１２・
・・・・・Ｄフリップフロップ、１３・・・・・・制御
部、１４・・・・・・開閉信号変換部。
上記実施例における開閉制御信号のタイムチャート、第
３図は上記実施例におけるＶ−Ｆ変換回路部に入力する
電圧Ｖｉ を整理した図、第４図は上記第１図の各回路
部の出力波形を示す図、第５図は本発明の変形例を示す
図である。 ｌ・・・・・・スイッチング回路部、２・・・・・・差
動入力差動出力増幅回路、３．４，９・・・・・・オペ
アンプ。 ５・・・・・・スイッチング回路部、７・・・・・・Ｖ
−Ｆ変換回ｍ＃ ｌｏ・・団・コンパレータ、１２・
・・・・・Ｄフリップフロップ、１３・・・・・・制御
部、１４・・・・・・開閉信号変換部。
Claims (1)
- 【特許請求の範囲】 ＣＭＯＳによるオペアンプによって構成された差動入力
差動出力増幅回路と、 この差動入力差動出力増幅回路の２つの入力端子に与え
る入力を一定周期で交換するスイッチング回路と、 上記差動入力差動出力増幅回路の２つの出力端子からの
出力に基づいて、オフセットの影響を除いた差動出力を
出力するオフセット除去回路とを備えることを特徴とす
る増幅器。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63026572A JPH01202909A (ja) | 1988-02-09 | 1988-02-09 | 増幅器 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63026572A JPH01202909A (ja) | 1988-02-09 | 1988-02-09 | 増幅器 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH01202909A true JPH01202909A (ja) | 1989-08-15 |
Family
ID=12197268
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63026572A Pending JPH01202909A (ja) | 1988-02-09 | 1988-02-09 | 増幅器 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH01202909A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6388653B1 (en) | 1998-03-03 | 2002-05-14 | Hitachi, Ltd. | Liquid crystal display device with influences of offset voltages reduced |
| JP2017102450A (ja) * | 2015-12-01 | 2017-06-08 | エルジー ディスプレイ カンパニー リミテッド | 電流積分器及び有機発光表示装置 |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5793263A (en) * | 1980-11-29 | 1982-06-10 | Toshiba Corp | Watt-hour meter employing hall element |
| JPS58213513A (ja) * | 1982-06-07 | 1983-12-12 | Minolta Camera Co Ltd | 光電変換装置 |
-
1988
- 1988-02-09 JP JP63026572A patent/JPH01202909A/ja active Pending
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5793263A (en) * | 1980-11-29 | 1982-06-10 | Toshiba Corp | Watt-hour meter employing hall element |
| JPS58213513A (ja) * | 1982-06-07 | 1983-12-12 | Minolta Camera Co Ltd | 光電変換装置 |
Cited By (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6388653B1 (en) | 1998-03-03 | 2002-05-14 | Hitachi, Ltd. | Liquid crystal display device with influences of offset voltages reduced |
| US6731263B2 (en) | 1998-03-03 | 2004-05-04 | Hitachi, Ltd. | Liquid crystal display device with influences of offset voltages reduced |
| US7417614B2 (en) | 1998-03-03 | 2008-08-26 | Hitachi, Ltd. | Liquid crystal display device with influences of offset voltages reduced |
| US7830347B2 (en) | 1998-03-03 | 2010-11-09 | Hitachi, Ltd. | Liquid crystal display device with influences of offset voltages reduced |
| US7990355B2 (en) | 1998-03-03 | 2011-08-02 | Hitachi, Ltd. | Liquid crystal display device with influences of offset voltages reduced |
| US8633882B2 (en) | 1998-03-03 | 2014-01-21 | Hitachi Displays, Ltd. | Liquid crystal display device with influences of offset voltages reduced |
| US8922468B2 (en) | 1998-03-03 | 2014-12-30 | Japan Display Inc. | Liquid crystal display device with influences of offset voltages reduced |
| JP2017102450A (ja) * | 2015-12-01 | 2017-06-08 | エルジー ディスプレイ カンパニー リミテッド | 電流積分器及び有機発光表示装置 |
| US10522077B2 (en) | 2015-12-01 | 2019-12-31 | Lg Display Co., Ltd. | Current integrator and organic light-emitting display comprising the same |
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