JPH01204147A - アドレス修飾回路 - Google Patents
アドレス修飾回路Info
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- JPH01204147A JPH01204147A JP63028101A JP2810188A JPH01204147A JP H01204147 A JPH01204147 A JP H01204147A JP 63028101 A JP63028101 A JP 63028101A JP 2810188 A JP2810188 A JP 2810188A JP H01204147 A JPH01204147 A JP H01204147A
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- Japan
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- circuit
- data
- bit
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- G—PHYSICS
- G06—COMPUTING OR CALCULATING; COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
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-
- G—PHYSICS
- G06—COMPUTING OR CALCULATING; COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F9/00—Arrangements for program control, e.g. control units
- G06F9/06—Arrangements for program control, e.g. control units using stored programs, i.e. using an internal store of processing equipment to receive or retain programs
- G06F9/30—Arrangements for executing machine instructions, e.g. instruction decode
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- G—PHYSICS
- G06—COMPUTING OR CALCULATING; COUNTING
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- G06F9/34—Addressing or accessing the instruction operand or the result ; Formation of operand address; Addressing modes
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［発明の目的］
（産業上の利用分野）
本発明は、たとえばマイクロコンピュータ等のＬＳＩ（
大規模集積回路）の内部に設けられたプログラムＲｏＭ
（２出し専用メモリ）のアドレスの修飾を行なうための
アドレス修飾回路に関する。
大規模集積回路）の内部に設けられたプログラムＲｏＭ
（２出し専用メモリ）のアドレスの修飾を行なうための
アドレス修飾回路に関する。
（従来の技術）
従来、マイクロコンピュータ等のＬＳＩ内部に設けられ
た制御プログラムや固定データが記憶されたプログラム
ＲＯＭのアドレス修飾を行なうために、第４図に示すよ
うに回路を構成していた。
た制御プログラムや固定データが記憶されたプログラム
ＲＯＭのアドレス修飾を行なうために、第４図に示すよ
うに回路を構成していた。
即ち、プログラムＲＯＭ４１から出力されるｎビット命
令のうち、ＲＯＭアドレス修飾を目的としたアドレス修
飾命令は、制御ビット部とアドレス修飾データ格納用の
ｍ（ｍ＜ｎ）ビットオペランド部とにより構成し、この
ｍビットオペランド部には設定しようとするアドレス番
地をｍビットのビット長で記述しておく。そして、上記
制御ビット部からの制御信号によりデータ入力ゲート４
２を開き、このゲート４２を通してｍビットオペランド
部のアドレス番地をｍビットアドレスカウンタ回路４３
に書き出す。このｍビットアドレスカウンタ回路４３の
パラレル出力（アドレス出力）は、前記プログラムＲＯ
Ｍ４１にアドレスとして与えられる。
令のうち、ＲＯＭアドレス修飾を目的としたアドレス修
飾命令は、制御ビット部とアドレス修飾データ格納用の
ｍ（ｍ＜ｎ）ビットオペランド部とにより構成し、この
ｍビットオペランド部には設定しようとするアドレス番
地をｍビットのビット長で記述しておく。そして、上記
制御ビット部からの制御信号によりデータ入力ゲート４
２を開き、このゲート４２を通してｍビットオペランド
部のアドレス番地をｍビットアドレスカウンタ回路４３
に書き出す。このｍビットアドレスカウンタ回路４３の
パラレル出力（アドレス出力）は、前記プログラムＲＯ
Ｍ４１にアドレスとして与えられる。
しかし、上記アドレス修飾回路では、ｍビットより大き
い多ビットのアドレスを修飾したい場合でもｎビットの
命令長に格納されているオペランド部が備えているｍビ
ット（ｍａｎ）より大きい多ビットのアドレスを修飾す
ることができなかった。即ち、オペランド部のビット数
ｍに制限があると、自ずからオペランド部により修飾可
能なアドレス数も決まってしまい、そのアドレス数以上
の長さを用いるプログラムの作成は不可能であった。
い多ビットのアドレスを修飾したい場合でもｎビットの
命令長に格納されているオペランド部が備えているｍビ
ット（ｍａｎ）より大きい多ビットのアドレスを修飾す
ることができなかった。即ち、オペランド部のビット数
ｍに制限があると、自ずからオペランド部により修飾可
能なアドレス数も決まってしまい、そのアドレス数以上
の長さを用いるプログラムの作成は不可能であった。
また、多ビットのアドレスを修飾するために、オペラン
ド部のビット数を多ビットのアドレスのビット数ｍ′ま
で拡張させようとすると、プログラムＲＯＭ４１の出力
命令のビット数を（ｍ’ −ｍ）ビット増やす必要が生
じるので、ＬＳＩ上のプログラムＲＯＭの占有面積が増
大し、ＬＳＩの動作速度の限界が低減するなどの問題が
生じる。
ド部のビット数を多ビットのアドレスのビット数ｍ′ま
で拡張させようとすると、プログラムＲＯＭ４１の出力
命令のビット数を（ｍ’ −ｍ）ビット増やす必要が生
じるので、ＬＳＩ上のプログラムＲＯＭの占有面積が増
大し、ＬＳＩの動作速度の限界が低減するなどの問題が
生じる。
このような事情に鑑み、プログラムＲＯＭ出力命令のオ
ペランドビット数を拡張することなく、従来の前記ＲＯ
Ｍ出力命令と同じビット数を保ち、かつ前記オペランド
部のビット数以上の多ビットのアドレスを修飾すること
が可能になるアドレス修飾回路として、第５図に示す構
成が考えられる。
ペランドビット数を拡張することなく、従来の前記ＲＯ
Ｍ出力命令と同じビット数を保ち、かつ前記オペランド
部のビット数以上の多ビットのアドレスを修飾すること
が可能になるアドレス修飾回路として、第５図に示す構
成が考えられる。
即ち、プログラムＲＯＭ５１から出力されたｎビットの
アドレス修飾命令（制御ビット部およびｍビットオペラ
ンド部からなる）の制御ビット部のビットデータを検出
回路５２により検出して制御信号Ａ、Ｂを生成する。そ
して、一方の制御信号Ａによってデータ入力ゲート５３
を開き、前記オペランド部に設定されているアドレスデ
ータをｍビットアドレスカウンタ回路５４に書き込ませ
る。それと同時に、制御信号Ｂによってにビット（ｋ≦
ｍ）のアドレスカウンタ回路５５をある特定のアドレス
値に設定する。これによって、（ｍ＋ｋ）ビットのアド
レス出力が得られるので、オペランド部のビット数を拡
張することなく、ｍビットを越えた範囲まで修飾が可能
になる。
アドレス修飾命令（制御ビット部およびｍビットオペラ
ンド部からなる）の制御ビット部のビットデータを検出
回路５２により検出して制御信号Ａ、Ｂを生成する。そ
して、一方の制御信号Ａによってデータ入力ゲート５３
を開き、前記オペランド部に設定されているアドレスデ
ータをｍビットアドレスカウンタ回路５４に書き込ませ
る。それと同時に、制御信号Ｂによってにビット（ｋ≦
ｍ）のアドレスカウンタ回路５５をある特定のアドレス
値に設定する。これによって、（ｍ＋ｋ）ビットのアド
レス出力が得られるので、オペランド部のビット数を拡
張することなく、ｍビットを越えた範囲まで修飾が可能
になる。
上記第５図のアドレス修飾回路によれば、１ステツプの
アドレス修飾命令でアドレス修飾が可能であるが、１つ
のアドレス修飾命令でアドレス修飾の内容が一義的に決
まってしまうので、アドレス修飾機能が必ずしも豊富で
あるとは云えない。
アドレス修飾命令でアドレス修飾が可能であるが、１つ
のアドレス修飾命令でアドレス修飾の内容が一義的に決
まってしまうので、アドレス修飾機能が必ずしも豊富で
あるとは云えない。
一方、記憶内容を半導体記憶装置の内部で修飾して読み
出し出力とするデータ記憶装置が、特公昭６１−４８１
７４号公報に開示されている。このデータ記憶装置は、
主記憶部の他に修飾データ記憶部を有し、主記憶部から
読み出されたデータを修飾データ記憶部から読み出され
たデータにより修飾して出力するものであり、プログラ
ムの１ステツプでデータの修飾・出力を行なうものであ
る。しかし、修飾データ記憶部を余分に必要とし、複雑
なデータ修飾を行なわせようとすると上記修飾データ記
憶部の修飾データを増やす必要があり、半導体チップの
面積が増大するという問題がある。
出し出力とするデータ記憶装置が、特公昭６１−４８１
７４号公報に開示されている。このデータ記憶装置は、
主記憶部の他に修飾データ記憶部を有し、主記憶部から
読み出されたデータを修飾データ記憶部から読み出され
たデータにより修飾して出力するものであり、プログラ
ムの１ステツプでデータの修飾・出力を行なうものであ
る。しかし、修飾データ記憶部を余分に必要とし、複雑
なデータ修飾を行なわせようとすると上記修飾データ記
憶部の修飾データを増やす必要があり、半導体チップの
面積が増大するという問題がある。
（発明が解決しようとする課題）
本発明は、上記したように１ステツプのアドレス修飾命
令ではアドレス修飾の内容が必ずしも豊富ではないとい
う問題点を解決すべくなされたもので、修飾データ設定
命令およびアドレス修飾命令の２ステツプを用いること
によってアドレス修飾機能を向上させることができ、し
かも修飾デ−タ記憶部を特別に設けることなく、命令を
格納したプログラムＲＯＭ内に修飾データを格納するこ
とができ、プログラム制御機能をＬＳＩに内蔵して好適
なアドレス修飾回路を提供することを目的とする。
令ではアドレス修飾の内容が必ずしも豊富ではないとい
う問題点を解決すべくなされたもので、修飾データ設定
命令およびアドレス修飾命令の２ステツプを用いること
によってアドレス修飾機能を向上させることができ、し
かも修飾デ−タ記憶部を特別に設けることなく、命令を
格納したプログラムＲＯＭ内に修飾データを格納するこ
とができ、プログラム制御機能をＬＳＩに内蔵して好適
なアドレス修飾回路を提供することを目的とする。
［発明の構成コ
（課題を解決するための手段）
本発明のアドレス修飾回路は、プログラムＲＯＭから出
力されるｎビット命令に含まれる制御ビット部の制御ビ
ットデータが入力し、前記命令が修飾データ設定命令の
ときには第１の制御信号を生成し、前記命令がアドレス
修飾命令のときには第２の制御信号を生成する制御ビッ
トデータ検出回路と、前記修飾データ設定命令に含まれ
るｍビット（ｍａｎ）のオペランド部に格納されている
アドレス修飾データが前記第１の制御信号によって設定
されるにビット（ｋ≦ｍ）のアドレスレジスタ回路と、
このアドレスレジスタ回路に設定されたアドレス修飾デ
ータが前記第２の制御信号によって設定されるにビット
のアドレスカウンタ回路と、前記アドレス修飾命令に含
まれるオペランド部に格納されているアドレスデータが
前記第２の制御信号によって設定されるｍビットのアド
レスカウンタ回路とを具備することを特徴とする。
力されるｎビット命令に含まれる制御ビット部の制御ビ
ットデータが入力し、前記命令が修飾データ設定命令の
ときには第１の制御信号を生成し、前記命令がアドレス
修飾命令のときには第２の制御信号を生成する制御ビッ
トデータ検出回路と、前記修飾データ設定命令に含まれ
るｍビット（ｍａｎ）のオペランド部に格納されている
アドレス修飾データが前記第１の制御信号によって設定
されるにビット（ｋ≦ｍ）のアドレスレジスタ回路と、
このアドレスレジスタ回路に設定されたアドレス修飾デ
ータが前記第２の制御信号によって設定されるにビット
のアドレスカウンタ回路と、前記アドレス修飾命令に含
まれるオペランド部に格納されているアドレスデータが
前記第２の制御信号によって設定されるｍビットのアド
レスカウンタ回路とを具備することを特徴とする。
（作用）
修飾データ設定命令とアドレス修飾命令との２ステツプ
で命令のオペランド部ビット数より大きい多ビツトアド
レスを修飾することが可能になる。したがって、命令の
オペランド部ビット数を拡張することなく、アドレス修
飾機能を著しく向上させることができる。しかも、修飾
データ記憶部を特別に設けることなく、前記命令を格納
しているプログラムＲＯＭ内に修飾データを格納するこ
とができる。
で命令のオペランド部ビット数より大きい多ビツトアド
レスを修飾することが可能になる。したがって、命令の
オペランド部ビット数を拡張することなく、アドレス修
飾機能を著しく向上させることができる。しかも、修飾
データ記憶部を特別に設けることなく、前記命令を格納
しているプログラムＲＯＭ内に修飾データを格納するこ
とができる。
（実施例）
以下、図面を参照して本発明の一実施例を詳細に説明す
る。
る。
第１図は、プログラムＲＯＭＩを内蔵したプログラム制
御機能を有するＬＳ Ｉ、たとえばマイクロコンピュー
タの概略的構成を示しており、アドレス修飾回路２が内
蔵されている。即ち、３はＡＬＵ （算術論理演算回路
）、４はアキュムレータ、５は内部バス、６はＲＡＭ
（ランダムアクセスメモリ）、７１〜７ｎは各種レジス
タ、８はデータバッファ、９はアドレスバッファ、１０
は命令デコーダである。
御機能を有するＬＳ Ｉ、たとえばマイクロコンピュー
タの概略的構成を示しており、アドレス修飾回路２が内
蔵されている。即ち、３はＡＬＵ （算術論理演算回路
）、４はアキュムレータ、５は内部バス、６はＲＡＭ
（ランダムアクセスメモリ）、７１〜７ｎは各種レジス
タ、８はデータバッファ、９はアドレスバッファ、１０
は命令デコーダである。
上記アドレス修飾回路２は、第２図に示すように、プロ
グラムＲＯＭＩのｎビットの命令出力を格納する命令レ
ジスタ２０の出力側に接続されている。上記命令は、制
御ビット部とｍビット（ｍ＜ｎ）のオペランド部とから
なり、アドレス修飾に関する命令として修飾データ設定
命令（オペランド部にアドレス修飾データを有する）と
アドレス修飾命令（オペランド部にアドレスデータを有
する）との２ステツプが用いられる。アドレス修飾回路
２は、上記制御ビット部のデータが入力し、上記２つの
命令に各対応して第１の制御信号Ｃ１、第２の制御信号
Ｃ２を生成する制御とットデータ検出回路２１と、上記
第１の制御信号Ｃ１によってゲート制御される第１のデ
ータ入力ゲート２２と、このデータ入力ゲート２２に入
力が接続されたにビット（ｋ≦ｍ）のアドレスレジスタ
回路（たとえばフリップフロップ回路２３）と、このフ
リップフロップ回路２３の出力側に接続されたにビット
のバイナリアドレスカウンタ回路２４と、上記フリップ
フロップ回路２３にデータが設定されたか否かを検出し
、設定されたことを検出した出力を前記制御ビットデー
タ検出回路２１へ送るデータ設定検出回路２５と、前記
第２の制御信号２によってゲート制御される第２のデー
タ入力ゲート２６と、このデータ入力ゲート２Ｂに入力
が接続されたｍビットのバイナリアドレスカウンタ回路
２７とからなる。
グラムＲＯＭＩのｎビットの命令出力を格納する命令レ
ジスタ２０の出力側に接続されている。上記命令は、制
御ビット部とｍビット（ｍ＜ｎ）のオペランド部とから
なり、アドレス修飾に関する命令として修飾データ設定
命令（オペランド部にアドレス修飾データを有する）と
アドレス修飾命令（オペランド部にアドレスデータを有
する）との２ステツプが用いられる。アドレス修飾回路
２は、上記制御ビット部のデータが入力し、上記２つの
命令に各対応して第１の制御信号Ｃ１、第２の制御信号
Ｃ２を生成する制御とットデータ検出回路２１と、上記
第１の制御信号Ｃ１によってゲート制御される第１のデ
ータ入力ゲート２２と、このデータ入力ゲート２２に入
力が接続されたにビット（ｋ≦ｍ）のアドレスレジスタ
回路（たとえばフリップフロップ回路２３）と、このフ
リップフロップ回路２３の出力側に接続されたにビット
のバイナリアドレスカウンタ回路２４と、上記フリップ
フロップ回路２３にデータが設定されたか否かを検出し
、設定されたことを検出した出力を前記制御ビットデー
タ検出回路２１へ送るデータ設定検出回路２５と、前記
第２の制御信号２によってゲート制御される第２のデー
タ入力ゲート２６と、このデータ入力ゲート２Ｂに入力
が接続されたｍビットのバイナリアドレスカウンタ回路
２７とからなる。
次に、上記アドレス修飾回路の動作を第３図を参照して
説明する。プログラムＲＯＭＩからの命令出力が修飾デ
ータ設定命令のとき、制御ビットデータ検出回路２１は
第１の制御信号Ｃ１を出力する。この制御信号Ｃ１によ
って第１のデータ入力ゲート２２が開き、このときの命
令のオペランド部のデータ（アドレス修飾データ）を通
過させてにビットのフリップフロップ回路２３に入力す
る。データ設定検出回路２５は、上記フリップフロップ
回路２３にアドレス修飾データが設定されたことを検出
すると、検出出力を前記制御ビットデータ検出回路２１
に送る。これにより、第１の制御信号Ｃ１か出力されな
くなり、第１のデータ入力ゲート２２が閉じる。次に、
ＲＯＭ命令出力がアドレス修飾命令になると、制御ビッ
トデータ検出回路２１は第２の制御信号Ｃ２を出力する
。この制御信号Ｃ２によって第２のデータ入力ゲート２
６が開き、このときの前記命令のオペランド部のデータ
（アドレスデータ）を通過させてｍビットのバイナリア
ドレスカウンタ回路２７に入力する。
説明する。プログラムＲＯＭＩからの命令出力が修飾デ
ータ設定命令のとき、制御ビットデータ検出回路２１は
第１の制御信号Ｃ１を出力する。この制御信号Ｃ１によ
って第１のデータ入力ゲート２２が開き、このときの命
令のオペランド部のデータ（アドレス修飾データ）を通
過させてにビットのフリップフロップ回路２３に入力す
る。データ設定検出回路２５は、上記フリップフロップ
回路２３にアドレス修飾データが設定されたことを検出
すると、検出出力を前記制御ビットデータ検出回路２１
に送る。これにより、第１の制御信号Ｃ１か出力されな
くなり、第１のデータ入力ゲート２２が閉じる。次に、
ＲＯＭ命令出力がアドレス修飾命令になると、制御ビッ
トデータ検出回路２１は第２の制御信号Ｃ２を出力する
。この制御信号Ｃ２によって第２のデータ入力ゲート２
６が開き、このときの前記命令のオペランド部のデータ
（アドレスデータ）を通過させてｍビットのバイナリア
ドレスカウンタ回路２７に入力する。
また、上記第２の制御信号Ｃ２によって、ｋビットのバ
イナリアドレスカウンタ回路２４が前記にビットのフリ
ップフロップ回路２３の設定データを取り込む。したが
って、前記ｍビットのバイナリアドレスカウンタ回路２
７のｍビットアドレス出力かにビットのアドレスカウン
タ回路２４のにビットのアドレス出力によって修飾され
、これらのアドレス出力が前記ＲＯＭＩのアドレス入力
となる。
イナリアドレスカウンタ回路２４が前記にビットのフリ
ップフロップ回路２３の設定データを取り込む。したが
って、前記ｍビットのバイナリアドレスカウンタ回路２
７のｍビットアドレス出力かにビットのアドレスカウン
タ回路２４のにビットのアドレス出力によって修飾され
、これらのアドレス出力が前記ＲＯＭＩのアドレス入力
となる。
なお、前記制御ビットデータ検出回路２１が出力する第
２の制御信号に冗長性を持たせることによって、ｋビッ
トのバイナリアドレスカウンタ回路２４に前記フリップ
フロップ回路２３の出力を設定させ、あるいは別途用意
された特定のにビットのアドレス値を設定させるように
選択制御することが可能になる。
２の制御信号に冗長性を持たせることによって、ｋビッ
トのバイナリアドレスカウンタ回路２４に前記フリップ
フロップ回路２３の出力を設定させ、あるいは別途用意
された特定のにビットのアドレス値を設定させるように
選択制御することが可能になる。
上記実施例のアドレス修飾回路によれば、ｋビットのバ
イナリアドレスカウンタ回路２４に特定のにビットのア
ドレス値を与えるだけでなく、ｋビットの７リツプフロ
ツプ回路２３に設定されたにビットの任意のアドレス修
飾データ（アドレス値）を選択して設定することが可能
になり、アドレス修飾機能が豊富になる。
イナリアドレスカウンタ回路２４に特定のにビットのア
ドレス値を与えるだけでなく、ｋビットの７リツプフロ
ツプ回路２３に設定されたにビットの任意のアドレス修
飾データ（アドレス値）を選択して設定することが可能
になり、アドレス修飾機能が豊富になる。
［発明の効果コ
上記したように本発明のアドレス修飾回路によれば、２
ステツプの命令によってアドレス修飾機能を向上させる
ことができ、命令のオペランド部のビット長を従来のま
まに保つことが可能であり、修飾データ記憶部を特別に
設けることなく、命令を格納したプログラムＲＯＭ内に
修飾データを格納することができる。したがって、上記
アドレス修飾回路をプログラムＲＯＭと共にＬＳＩ内蔵
すれば、ＲＯＭの占有面積の拡張やＬＳＩ動作速度限界
の低減をきたすことなく、アドレス修飾機能の豊富な高
度のプログラム制御機能を有するＬＳＩを実現すること
ができる。
ステツプの命令によってアドレス修飾機能を向上させる
ことができ、命令のオペランド部のビット長を従来のま
まに保つことが可能であり、修飾データ記憶部を特別に
設けることなく、命令を格納したプログラムＲＯＭ内に
修飾データを格納することができる。したがって、上記
アドレス修飾回路をプログラムＲＯＭと共にＬＳＩ内蔵
すれば、ＲＯＭの占有面積の拡張やＬＳＩ動作速度限界
の低減をきたすことなく、アドレス修飾機能の豊富な高
度のプログラム制御機能を有するＬＳＩを実現すること
ができる。
第１図は本発明のアドレス修飾回路を内蔵したマイクロ
プロセッサの一例を示すブロック図、第２図は第１図中
のアドレス修飾回路の一実施例を示すブロック図、第３
図は第２図の回路の動作を示すフローチャート、第４図
は従来のアドレス修飾回路を示すブロック図、第５図は
第４図のアドレス修飾回路の改良案を示すブロック図で
ある。 ■・・・プログラムＲＯＭ、２１・・・制御ビットデー
タ検出回路、２２．２６・・・データ入力ゲート、２３
・・・ｋビットのフリップフロップ回路、２４・・・ｋ
ビットのバイナリアドレスカウンタ回路、２５・・・デ
ータ設定検出回路、２７・・・ｍビットのバイナリアド
レスカウンタ回路。
プロセッサの一例を示すブロック図、第２図は第１図中
のアドレス修飾回路の一実施例を示すブロック図、第３
図は第２図の回路の動作を示すフローチャート、第４図
は従来のアドレス修飾回路を示すブロック図、第５図は
第４図のアドレス修飾回路の改良案を示すブロック図で
ある。 ■・・・プログラムＲＯＭ、２１・・・制御ビットデー
タ検出回路、２２．２６・・・データ入力ゲート、２３
・・・ｋビットのフリップフロップ回路、２４・・・ｋ
ビットのバイナリアドレスカウンタ回路、２５・・・デ
ータ設定検出回路、２７・・・ｍビットのバイナリアド
レスカウンタ回路。
Claims (3)
- （１）プログラムＲＯＭから出力されるｎビット命令に
含まれる制御ビット部の制御ビットデータが入力し、前
記命令が修飾データ設定命令のときには第１の制御信号
を生成し、前記命令がアドレス修飾命令のときには第２
の制御信号を生成する制御ビットデータ検出回路と、 前記修飾データ設定命令に含まれるｍビット（ｍ＜ｎ）
のオペランド部に格納されているアドレス修飾データが
前記第１の制御信号によって設定されるｋビット（ｋ≦
ｍ）のアドレスレジスタ回路と、 このアドレスレジスタ回路に設定されたアドレス修飾デ
ータが前記第２の制御信号によって設定されるｋビット
のアドレスカウンタ回路と、前記アドレス修飾命令に含
まれるオペランド部に格納されているアドレスデータが
前記第２の制御信号によって設定されるｍビットのアド
レスカウンタ回路と を具備してなることを特徴とするアドレス修飾回路。 - （２）前記アドレスレジスタ回路にアドレス修飾データ
が設定されたか否かを検出し、設定されたことを検出し
たことを前記制御ビットデータ検出回路に知らせる回路
をさらに具備することを特徴とする請求項１記載のアド
レス修飾回路。 - （３）前記プログラムＲＯＭを内蔵したプログラム制御
機能を有する半導体集積回路に内蔵されていることを特
徴とする請求項１または請求項２記載のアドレス修飾回
路。
Priority Applications (5)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63028101A JPH01204147A (ja) | 1988-02-09 | 1988-02-09 | アドレス修飾回路 |
| US07/303,375 US5179676A (en) | 1988-02-09 | 1989-01-30 | Address selection circuit including address counters for performing address selection |
| DE68926541T DE68926541T2 (de) | 1988-02-09 | 1989-02-01 | Adressenmodifizierungsschaltung |
| EP89101758A EP0327950B1 (en) | 1988-02-09 | 1989-02-01 | Address modification circuit |
| KR1019890001454A KR920002661B1 (ko) | 1988-02-09 | 1989-02-09 | 어드레스수식회로 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63028101A JPH01204147A (ja) | 1988-02-09 | 1988-02-09 | アドレス修飾回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH01204147A true JPH01204147A (ja) | 1989-08-16 |
Family
ID=12239409
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63028101A Pending JPH01204147A (ja) | 1988-02-09 | 1988-02-09 | アドレス修飾回路 |
Country Status (5)
| Country | Link |
|---|---|
| US (1) | US5179676A (ja) |
| EP (1) | EP0327950B1 (ja) |
| JP (1) | JPH01204147A (ja) |
| KR (1) | KR920002661B1 (ja) |
| DE (1) | DE68926541T2 (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
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