JPH0578118B2 - - Google Patents
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- JPH0578118B2 JPH0578118B2 JP62069622A JP6962287A JPH0578118B2 JP H0578118 B2 JPH0578118 B2 JP H0578118B2 JP 62069622 A JP62069622 A JP 62069622A JP 6962287 A JP6962287 A JP 6962287A JP H0578118 B2 JPH0578118 B2 JP H0578118B2
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- 230000000630 rising effect Effects 0.000 claims description 4
- 230000004044 response Effects 0.000 claims description 2
- 239000000872 buffer Substances 0.000 description 15
- 238000001514 detection method Methods 0.000 description 6
- 230000006870 function Effects 0.000 description 5
- 238000010586 diagram Methods 0.000 description 4
- 230000004913 activation Effects 0.000 description 2
- 230000004069 differentiation Effects 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- 230000008901 benefit Effects 0.000 description 1
- 230000008859 change Effects 0.000 description 1
- 230000002093 peripheral effect Effects 0.000 description 1
- 230000000717 retained effect Effects 0.000 description 1
- 239000004065 semiconductor Substances 0.000 description 1
- 230000007704 transition Effects 0.000 description 1
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は書込み制御回路、特に、マルチアドレ
ス形複数ビツト構成の半導体メモリ装置において
各ビツトに対し選択的な書き込み制御機能を有す
る書込み制御回路に関する。
ス形複数ビツト構成の半導体メモリ装置において
各ビツトに対し選択的な書き込み制御機能を有す
る書込み制御回路に関する。
従来のこの種の書込み制御回路は、メモリサイ
クルの活性化を促がすクロツクに同期して、書き
込み選択ビツトデータ及び書き込み／読み出し制
御クロツクの状態を内部にラツチし、書き込み時
には、該ラツチデータに基づき、複数ビツトに対
し選択的書き込みを第５図に４ビツト構成の場合
について例示するように、ビツトデータＩ／O1
（１＝１〜４）を内部レベルに変換する４つのデ
ータ入力バツフアＢ２１，Ｂ２２，Ｂ２３および
Ｂ２４と、４つのマスクデータレジスタＲ２１，
Ｒ２２，Ｒ２３およびＲ２４と、これらの回路を
制御する書き込みタイミング発生回路Ｗ２１と、
４つのアンドゲートＡ２１，Ａ２２，Ａ２３およ
びＡ２４を備え、ビツトデータレジスタＲ２１〜
Ｒ２４の各出力と書き込みタイミング発生回路Ｗ
２１からのデータ入力バツフアエネーブルBEと
の論理積をアンドゲートＡ２１〜Ａ２４でとり、
この結果によりデータ入力バツフアＢ２１〜Ｂ２
４の動作を選択的に制御する構成がとられてい
た。
クルの活性化を促がすクロツクに同期して、書き
込み選択ビツトデータ及び書き込み／読み出し制
御クロツクの状態を内部にラツチし、書き込み時
には、該ラツチデータに基づき、複数ビツトに対
し選択的書き込みを第５図に４ビツト構成の場合
について例示するように、ビツトデータＩ／O1
（１＝１〜４）を内部レベルに変換する４つのデ
ータ入力バツフアＢ２１，Ｂ２２，Ｂ２３および
Ｂ２４と、４つのマスクデータレジスタＲ２１，
Ｒ２２，Ｒ２３およびＲ２４と、これらの回路を
制御する書き込みタイミング発生回路Ｗ２１と、
４つのアンドゲートＡ２１，Ａ２２，Ａ２３およ
びＡ２４を備え、ビツトデータレジスタＲ２１〜
Ｒ２４の各出力と書き込みタイミング発生回路Ｗ
２１からのデータ入力バツフアエネーブルBEと
の論理積をアンドゲートＡ２１〜Ａ２４でとり、
この結果によりデータ入力バツフアＢ２１〜Ｂ２
４の動作を選択的に制御する構成がとられてい
た。
本例のタイミング図を第６に示す。行アドレス
ストローブRASが立ち下がつた時刻t61で、ライ
トエネーブルWEがローレベルであるとき、ビツ
トデータレジスタエネーブルMEを活性化し、こ
れを受けてビツトデータＩ／O1〜Ｉ／O4をビツ
トデータレジスタＲ２１〜Ｒ２４がラツチする。
ストローブRASが立ち下がつた時刻t61で、ライ
トエネーブルWEがローレベルであるとき、ビツ
トデータレジスタエネーブルMEを活性化し、こ
れを受けてビツトデータＩ／O1〜Ｉ／O4をビツ
トデータレジスタＲ２１〜Ｒ２４がラツチする。
その後、列アドレスストローブCASが立下が
ると、適当な時刻で書き込みタイミング制御信号
WTEが活性化し、ライトエネーブルWEを時刻
t63で立ち下げる。書き込みタイミング発生回路
Ｗ２１は、適当な期間データ入力バツフアエネー
ブルBEを発生し、データ入力バツフアＢ２１〜
Ｂ２４を活性化する。このとき、データ入力バツ
フアエネーブルBEは、ビツトデータレジスタＲ
２１〜Ｒ２４の出力によりアンドゲートＡ２１〜
Ａ２４で論理積演算制御が行なわれるので、時刻
t61にラツチされたビツトデータ(61)により、デー
タ入力バツフアエネーブルBEがデータ入力バツ
フアＢ２１〜Ｂ２４に選択的に供給されるので、
４ビツトの内、任意の組み合わせで、ビツト単位
の書き込みが可能となる。
ると、適当な時刻で書き込みタイミング制御信号
WTEが活性化し、ライトエネーブルWEを時刻
t63で立ち下げる。書き込みタイミング発生回路
Ｗ２１は、適当な期間データ入力バツフアエネー
ブルBEを発生し、データ入力バツフアＢ２１〜
Ｂ２４を活性化する。このとき、データ入力バツ
フアエネーブルBEは、ビツトデータレジスタＲ
２１〜Ｒ２４の出力によりアンドゲートＡ２１〜
Ａ２４で論理積演算制御が行なわれるので、時刻
t61にラツチされたビツトデータ(61)により、デー
タ入力バツフアエネーブルBEがデータ入力バツ
フアＢ２１〜Ｂ２４に選択的に供給されるので、
４ビツトの内、任意の組み合わせで、ビツト単位
の書き込みが可能となる。
マスタデータレジスタＲ２１〜Ｒ２４は行アド
レスストローブRASがローレベルである間は活
性化されている。すなわち、ビツトデータＩ／
O1〜Ｉ／O4は、行アドレスストローブRASの降
下エツジでビツトデータレジスタＲ２１〜Ｒ２４
に取りこまれRASが立ち上がるまで保持されて
いる。
レスストローブRASがローレベルである間は活
性化されている。すなわち、ビツトデータＩ／
O1〜Ｉ／O4は、行アドレスストローブRASの降
下エツジでビツトデータレジスタＲ２１〜Ｒ２４
に取りこまれRASが立ち上がるまで保持されて
いる。
ところで、メモリ装置の高速動作に適したペー
ジモードでは、行アドレスストローブRASをロ
ーレベルとしたままで、複数アドレスのメモリセ
ルをアクセスするが、上述した従来回路において
は行アドレススロローブRASが立ち上がり、メ
モリサイクルが終了するまで、すなわちページモ
ード中は、ビツトデータＩ／O1〜Ｉ／O4を変化
することができないので、高速なページモード
で、ライトマスクをビツト毎にかけられないとい
う欠点があつた。
ジモードでは、行アドレスストローブRASをロ
ーレベルとしたままで、複数アドレスのメモリセ
ルをアクセスするが、上述した従来回路において
は行アドレススロローブRASが立ち上がり、メ
モリサイクルが終了するまで、すなわちページモ
ード中は、ビツトデータＩ／O1〜Ｉ／O4を変化
することができないので、高速なページモード
で、ライトマスクをビツト毎にかけられないとい
う欠点があつた。
本発明は複数ビツト構成のマルチアドレス形メ
モリ装置において、メモリサイクル活性化を促が
すクロツクに周期し、他の制御クロツクの状態を
ラツチし、該ラツチされた状態により設定される
固有のメモリサイクルにおいて書き込み制御クロ
ツクにより外部データを新たに設けたマスクデー
タレジスタに蓄える機能を有し、該メモリサイク
ルを経て、列アドレスストローブクロツクに同期
して、他の制御クロツクの状態により設定される
メモリ装置の高速動作モードにおいても列アドレ
スストローブクロツクにより外部データを上記マ
スクデータレジスタに蓄える機能を有している。
モリ装置において、メモリサイクル活性化を促が
すクロツクに周期し、他の制御クロツクの状態を
ラツチし、該ラツチされた状態により設定される
固有のメモリサイクルにおいて書き込み制御クロ
ツクにより外部データを新たに設けたマスクデー
タレジスタに蓄える機能を有し、該メモリサイク
ルを経て、列アドレスストローブクロツクに同期
して、他の制御クロツクの状態により設定される
メモリ装置の高速動作モードにおいても列アドレ
スストローブクロツクにより外部データを上記マ
スクデータレジスタに蓄える機能を有している。
第１図は本発明の第１の実施例として４ビツト
構成のメモリ装置におけるビツト選択機能を実現
する基本構成図である。
構成のメモリ装置におけるビツト選択機能を実現
する基本構成図である。
第１図を参照すると、本実施例は、第５図に示
した従来例に波形注文分回路Ｄ１と、オアゲート
Ｏ１と、２つのアンドゲートＡ５およびＡ６と、
フリツプフロツプＦ１が追加されていることがわ
かる。書き込みタイミング発生回路Ｗ１は、行ア
ドレスストローブRAS、ライトエネーブルWEお
よび内部の書込みタイミング制御信号WTEを入
力とし、データ入力バツフアエネーブルBEおよ
びビツトデータレジスタエネーブルMEを出力す
る。ビツトデータレジスタエネーブルBEはビツ
トデータレジスタＲ１〜Ｒ４の出力とアンドゲー
トＡ１〜Ａ４で論理積をとつと後、データ入力バ
ツフアＢ１〜Ｂ４に供給される。
した従来例に波形注文分回路Ｄ１と、オアゲート
Ｏ１と、２つのアンドゲートＡ５およびＡ６と、
フリツプフロツプＦ１が追加されていることがわ
かる。書き込みタイミング発生回路Ｗ１は、行ア
ドレスストローブRAS、ライトエネーブルWEお
よび内部の書込みタイミング制御信号WTEを入
力とし、データ入力バツフアエネーブルBEおよ
びビツトデータレジスタエネーブルMEを出力す
る。ビツトデータレジスタエネーブルBEはビツ
トデータレジスタＲ１〜Ｒ４の出力とアンドゲー
トＡ１〜Ａ４で論理積をとつと後、データ入力バ
ツフアＢ１〜Ｂ４に供給される。
また、列アドレスストローブCASは、波形微
分回路Ｄ１に入力し、その出力として得られる立
下がり検出信号f1は、行アドレスストローブRAS
とオアゲートＯ１で論理和をとつと後、フリツプ
フロツプＦ１セツト側Ｓに入力され、また、立上
がり検出信号f2は行アドレスストローブRASの論
理否定とアンドゲートＡ６で論理積をとつた後、
同じくフリツプフロツプＦ１のリセツト側Ｒに入
力される。
分回路Ｄ１に入力し、その出力として得られる立
下がり検出信号f1は、行アドレスストローブRAS
とオアゲートＯ１で論理和をとつと後、フリツプ
フロツプＦ１セツト側Ｓに入力され、また、立上
がり検出信号f2は行アドレスストローブRASの論
理否定とアンドゲートＡ６で論理積をとつた後、
同じくフリツプフロツプＦ１のリセツト側Ｒに入
力される。
マスクエネーブルMEは、フリツプフロツプＦ
１の出力Q1と論理積をとつと後、全てのマスク
データレジスタＲ１〜Ｒ４に供給される。これに
より、データ入力バツフアＢ１〜Ｂ４はマスクデ
ータレジスタＲ１〜Ｒ４により選択的に制御可能
となる。
１の出力Q1と論理積をとつと後、全てのマスク
データレジスタＲ１〜Ｒ４に供給される。これに
より、データ入力バツフアＢ１〜Ｂ４はマスクデ
ータレジスタＲ１〜Ｒ４により選択的に制御可能
となる。
第２図は本実施例においてマスクデータレジス
タＲ１〜Ｒ４にビツトマスクデータを書込む場合
のタイミングの一例である。以下において、マク
クデータ書込みサイクルの一例として通常の、い
わゆるRAS／CASサイクルからページモードに
移行した場合につき説明する。
タＲ１〜Ｒ４にビツトマスクデータを書込む場合
のタイミングの一例である。以下において、マク
クデータ書込みサイクルの一例として通常の、い
わゆるRAS／CASサイクルからページモードに
移行した場合につき説明する。
行アドレスストローブRASがハイレベルであ
るとき、フリツプフロツプＦ１の出力Q1は常に
ハイレベルとなる。行アドレスストローブRAS
の立ち下がつた時刻t41において列アドレススト
ローブCASがハイレベルでかつライトエネーブ
ルWEがローレベルであると、書込みタイミング
発生回路Ｗ１はマスクエネーブルMEを発生す
る。この時刻においては、フリツプフロツプＦ１
の出力Q1はハイレベルであり、マスクデータレ
ジスタＲ１〜Ｒ４にマスクエネーブルMEが供給
されるので、ビツトデータ(401)がラツチされる。
るとき、フリツプフロツプＦ１の出力Q1は常に
ハイレベルとなる。行アドレスストローブRAS
の立ち下がつた時刻t41において列アドレススト
ローブCASがハイレベルでかつライトエネーブ
ルWEがローレベルであると、書込みタイミング
発生回路Ｗ１はマスクエネーブルMEを発生す
る。この時刻においては、フリツプフロツプＦ１
の出力Q1はハイレベルであり、マスクデータレ
ジスタＲ１〜Ｒ４にマスクエネーブルMEが供給
されるので、ビツトデータ(401)がラツチされる。
続いて、列アドレスストローブCASが立下が
ると（t42）、波形微分回路Ｄ１がこれを検出して
立下がり検出信号f1を発生し、フリツプフロツプ
Ｆ１をセツトするが、このときはすでにフリツプ
フロツプＦ１はセツト状態にあるので、その出力
Q1は変化しない。
ると（t42）、波形微分回路Ｄ１がこれを検出して
立下がり検出信号f1を発生し、フリツプフロツプ
Ｆ１をセツトするが、このときはすでにフリツプ
フロツプＦ１はセツト状態にあるので、その出力
Q1は変化しない。
その後、書込みタイミング制御信号WTEがエ
ネーブルとなる期間に、ライトエネーブルWEを
立下げると（t43）、書込みタイミング発生回路Ｗ
１は適当な期間、データ入力バツフアエネーブル
BEを発生し、このデータ入力バツフアエネーブ
ルBEと、マスクデータレジスタＲ１〜Ｒ４がラ
ツチした書込み選択ビツトデータ(401)との論理
積をデータ入力バツフアＢ１〜Ｂ４に供給するこ
とで選択的に書き込み動作が進行する。
ネーブルとなる期間に、ライトエネーブルWEを
立下げると（t43）、書込みタイミング発生回路Ｗ
１は適当な期間、データ入力バツフアエネーブル
BEを発生し、このデータ入力バツフアエネーブ
ルBEと、マスクデータレジスタＲ１〜Ｒ４がラ
ツチした書込み選択ビツトデータ(401)との論理
積をデータ入力バツフアＢ１〜Ｂ４に供給するこ
とで選択的に書き込み動作が進行する。
次に、行アドレスストローブRASはローレベ
ルのままで、列アドレスストローブCASを立上
げると（t44）、波形微分回路Ｄ１がこれを検出し
て立上がり検出信号f2を出力し、フリツプフロツ
プＦ１をリセツトすることにより、マスクエネー
ブルMEとは無関係にマスクデータレジスタＲ１
〜Ｒ４はデイスエーブルとなる。
ルのままで、列アドレスストローブCASを立上
げると（t44）、波形微分回路Ｄ１がこれを検出し
て立上がり検出信号f2を出力し、フリツプフロツ
プＦ１をリセツトすることにより、マスクエネー
ブルMEとは無関係にマスクデータレジスタＲ１
〜Ｒ４はデイスエーブルとなる。
行アドレスストローブRASはローレベルのま
まで、再び列アドレスストローブCASを立下げ
ると（t45）ページモードに移行し、このとき、
波形微分回路Ｄ１より出力された立下がり検出信
号f1がフリツプフロツプＦ１をセツトするので、
マスクエネーブルMEが載びマスクデータレジス
タＲ１〜Ｒ４をエネーブルして、新たにビツトデ
ータＩ／O1がラツチされ、この後にライトエネ
ーブルWEをローレベルとしたとき（t46）には、
このラツチされたデータ(402)に基づき選択的に
書込み動作が進行する。
まで、再び列アドレスストローブCASを立下げ
ると（t45）ページモードに移行し、このとき、
波形微分回路Ｄ１より出力された立下がり検出信
号f1がフリツプフロツプＦ１をセツトするので、
マスクエネーブルMEが載びマスクデータレジス
タＲ１〜Ｒ４をエネーブルして、新たにビツトデ
ータＩ／O1がラツチされ、この後にライトエネ
ーブルWEをローレベルとしたとき（t46）には、
このラツチされたデータ(402)に基づき選択的に
書込み動作が進行する。
第３図は本発明の第２の実施例として、４ビツ
ト構成のメモリ装置におけるビツト選択機能を実
現する基本構成図である。説明を簡単にするた
め、前述の実施例と重複する部分は適宜簡略化す
る。
ト構成のメモリ装置におけるビツト選択機能を実
現する基本構成図である。説明を簡単にするた
め、前述の実施例と重複する部分は適宜簡略化す
る。
第１の実施例における書込み発生回路Ｗ１に入
力している行アドレスストローブRASを列アド
レスストローブCAS入力に変更し、波形微分回
路Ｄ１からフリツプフロツプＦ１までの部分を行
アドレスストローブRASならびにライトエネー
ブルWEを入力とする。動作モード判定回路Ｈ１
１に変更し、この出力Q2は書込みタイミング発
生回路Ｗ１１が出力するマスクエネーブルME信
号とアンドゲートＡ１５で論理積がとられる。
力している行アドレスストローブRASを列アド
レスストローブCAS入力に変更し、波形微分回
路Ｄ１からフリツプフロツプＦ１までの部分を行
アドレスストローブRASならびにライトエネー
ブルWEを入力とする。動作モード判定回路Ｈ１
１に変更し、この出力Q2は書込みタイミング発
生回路Ｗ１１が出力するマスクエネーブルME信
号とアンドゲートＡ１５で論理積がとられる。
第４図は本実施例における、RAS／CASサイ
クルからページモードに移行した場合の、マスク
データレジスタＲ１１〜Ｒ１４にビツトデータ
Ｉ／O1〜Ｉ／O4を書込む場合のタイミングの一
例である。
クルからページモードに移行した場合の、マスク
データレジスタＲ１１〜Ｒ１４にビツトデータ
Ｉ／O1〜Ｉ／O4を書込む場合のタイミングの一
例である。
行アドレスRASの立下がり（t51）においては、
動作モード判定回路Ｈ１１がライトエネーブル
WEのレベルを判定して行アドレスストローブ
RASと逆相の信号（Q2）を出力し、この時刻t51
ではビツトデータＩ／O1〜Ｉ／O4のビツトデー
タレジスタＲ１１〜Ｒ１４への書込み動作は行わ
ない。
動作モード判定回路Ｈ１１がライトエネーブル
WEのレベルを判定して行アドレスストローブ
RASと逆相の信号（Q2）を出力し、この時刻t51
ではビツトデータＩ／O1〜Ｉ／O4のビツトデー
タレジスタＲ１１〜Ｒ１４への書込み動作は行わ
ない。
マスクエネーブルMEは、列アドレスストロー
ブCASと逆相の信号となり、ビツトデータレジ
スタエネーブルMEの立下がる時刻（t52，t55）で
ビツトマスクデータ(501,502)がビツトデータレ
ジスタＲ１１〜Ｒ１４に書き込まれる。
ブCASと逆相の信号となり、ビツトデータレジ
スタエネーブルMEの立下がる時刻（t52，t55）で
ビツトマスクデータ(501,502)がビツトデータレ
ジスタＲ１１〜Ｒ１４に書き込まれる。
本実施例では、ビツトデータＩ／O1〜Ｉ／O4
は常に列アドレスストローブCASと同期してビ
ツトデータレジスタＲ１１〜Ｒ１４に書き込まれ
るため、メモリ装置の制御クロツクを発生する外
部回路の内部信号を入力してビツトデータＩ／
O1〜Ｉ／O4ならびにメモリセルへ書込むデータ
を制御する周辺回路部を簡略化できる利点があ
る。
は常に列アドレスストローブCASと同期してビ
ツトデータレジスタＲ１１〜Ｒ１４に書き込まれ
るため、メモリ装置の制御クロツクを発生する外
部回路の内部信号を入力してビツトデータＩ／
O1〜Ｉ／O4ならびにメモリセルへ書込むデータ
を制御する周辺回路部を簡略化できる利点があ
る。
以上説明したように、本発明は、ページモード
においても書込みサイクル毎に書込み選択ビツト
データを与えられることにより、メモリ装置の使
用効率が改善され、さらにメモリ装置を使用する
システム全体の性能が向上できる効果がある。特
に、大型計算機等その目的がデータの高速処理で
ある場合にメモリ装置の性能が直接システムの性
能を支配するので本発明の導入による効果は著し
く他に類をみないものがある。
においても書込みサイクル毎に書込み選択ビツト
データを与えられることにより、メモリ装置の使
用効率が改善され、さらにメモリ装置を使用する
システム全体の性能が向上できる効果がある。特
に、大型計算機等その目的がデータの高速処理で
ある場合にメモリ装置の性能が直接システムの性
能を支配するので本発明の導入による効果は著し
く他に類をみないものがある。
第１図は本発明の第１の実施例、第３図は本発
明の第２の実施例、第５図は従来例をそれぞれ示
し、第２図、第４図および第６図は、第１の実施
例、第２の実施例および従来例のタイミング図を
示す。 Ｒ１〜Ｒ４，Ｒ１１〜Ｒ１４，Ｒ２１〜Ｒ２４
……マスクデータレジスタ、Ｂ１〜Ｂ４，Ｂ１１
〜Ｂ１４，Ｂ２１〜Ｂ２４……データ入力バツフ
ア、Ａ１〜Ａ６，Ａ１１〜Ａ１５，Ａ２１〜Ａ２
４……アンドゲート、Ｏ１……オアゲート、Ｗ
１，Ｗ１１，Ｗ２１……書込みタイミング制御回
路、Ｈ１１……動作モード判定回路、Ｆ１……フ
リツプフロツプ、Ｄ１……波形微分回路。
明の第２の実施例、第５図は従来例をそれぞれ示
し、第２図、第４図および第６図は、第１の実施
例、第２の実施例および従来例のタイミング図を
示す。 Ｒ１〜Ｒ４，Ｒ１１〜Ｒ１４，Ｒ２１〜Ｒ２４
……マスクデータレジスタ、Ｂ１〜Ｂ４，Ｂ１１
〜Ｂ１４，Ｂ２１〜Ｂ２４……データ入力バツフ
ア、Ａ１〜Ａ６，Ａ１１〜Ａ１５，Ａ２１〜Ａ２
４……アンドゲート、Ｏ１……オアゲート、Ｗ
１，Ｗ１１，Ｗ２１……書込みタイミング制御回
路、Ｈ１１……動作モード判定回路、Ｆ１……フ
リツプフロツプ、Ｄ１……波形微分回路。
Claims (1)
- 【特許請求の範囲】 １ 書込みビツト毎にマスクデータレジスタを備
え、RASクロツクの立下がり時の他の制御クロ
ツクの状態により、RASクロツク１サイクルに
対しマスクモードを指定し、メモリセルにデータ
を書込むとき、前記マスクデータレジスタのデー
タに基づいて複数ビツトに対して選択的に書き込
むことができるメモリ装置における書込み制御回
路において、 ノーマルモード時には前記RASクロツクの立
上がりでマスクデータを前記ノーマルデータレジ
スタに書込み、ページモードに移行した後は
CASクロツクの立下がりに応答してマスクデー
タを前記マスクデータレジスタに書き込むように
したことを特徴とした書込み制御回路。 ２ マスクデータレジスタへのマスクデータの書
込みは、常にCASクロツクの立下がりで行うこ
とを特徴とした特許請求の範囲第１項記載の書込
み制御回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62069622A JPS63234495A (ja) | 1987-03-23 | 1987-03-23 | 書込み制御回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62069622A JPS63234495A (ja) | 1987-03-23 | 1987-03-23 | 書込み制御回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS63234495A JPS63234495A (ja) | 1988-09-29 |
| JPH0578118B2 true JPH0578118B2 (ja) | 1993-10-28 |
Family
ID=13408153
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62069622A Granted JPS63234495A (ja) | 1987-03-23 | 1987-03-23 | 書込み制御回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS63234495A (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0492284A (ja) * | 1990-08-07 | 1992-03-25 | Matsushita Electric Ind Co Ltd | 半導体記憶装置 |
| JPH05325545A (ja) * | 1992-05-25 | 1993-12-10 | Mitsubishi Electric Corp | 半導体記憶装置 |
-
1987
- 1987-03-23 JP JP62069622A patent/JPS63234495A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS63234495A (ja) | 1988-09-29 |
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