JPH06161907A - メモリ制御装置 - Google Patents

Abstract

(57)【要約】 【目的】 メモリデバイスの消費電力を抑え、発熱量を
小さくする。 【構成】 データを格納するメモリデバイス１４，１５
と、このメモリデバイスをアクセスするＣＰＵ１１と、
主電源からメモリデバイスのアクセス制御に必要な比較
的大きい電力が供給される＋Ｖｍ端子と、バックアップ
電源からメモリデバイスのデータ保持に必要な比較的小
さい電力が供給される＋Ｖｂ端子と、メモリデバイスに
対するＣＰＵの非アクセス時間を検知し、この非アクセ
ス時間が所定時間継続したとき電源切換信号を出力し、
ＣＰＵからメモリデバイスに対してアクセスが開始され
ると電源切換信号の出力を停止するメモリ制御回路１
６，１７と、このメモリ制御回路からの電源切換信号に
応動してメモリデバイスに供給する電力を＋Ｖｍ端子か
ら＋Ｖｂ端子に切換えるトランジスタ１８，１９とを設
けている。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、主電源からアクセス制
御に必要な比較的大きい電力が供給され、バックアップ
電源からデータ保持に必要な比較的小さい電力が供給さ
れるメモリ制御装置に関する。

【０００２】

【従来の技術】従来、この種のメモリ制御装置として
は、図３に示すものが知られている。これは、ＣＰＵ
（中央処理装置）１からアドレスバス２ａを介してメモ
リをアクセスするためのアドレスデータをデコーダ３に
入力し、デコーダ３はアドレスデータに基づいてメモリ
デバイス４，５を選択するようになっている。そしてＣ
ＰＵ１は選択されたメモリデバイスに対してデータバス
２ｂを介してデータを格納させるようになっている。

【０００３】メモリデバイス４，５には主電源の＋Ｖｍ
端子からアクセス制御に必要な比較的大きい電力が供給
されるとともに、バックアップ電源の＋Ｖｂ端子からメ
モリデバイス４，５内のデータ保持に必要な比較的小さ
い電力が供給されるようになっている。

【０００４】そして通常はメモリデバイス４，５に対し
て主電源から比較的大きい電力が供給され、これにより
ＣＰＵ１はメモリデバイスをアクセス制御する。また停
電等何等かの原因によりＣＰＵ１がパワーダウンモード
等の節電状態になると、主電源からバックアップ電源に
切換えてメモリバックアップするようにしている。

【０００５】

【発明が解決しようとする課題】しかしこのようにＣＰ
Ｕがパワーダウンモード等の節電状態にならない限り主
電源からバックアップ電源への切換えが行われないもの
では、ＣＰＵがメモリデバイスに対して非アクセス状態
にあるときもメモリデバイスに対して主電源から大きな
電力供給が行われ消費電力が増大する問題があった。特
に近年では、記憶容量の増大から使用するメモリデバイ
スの数も増大しているため、消費電力の増大が顕著とな
り、そのため発熱量が大きくなるという問題があった。

【０００６】そこで本発明は、メモリデバイスにおける
消費電力を極力抑えることができ、従って発熱量を小さ
くできるメモリ制御装置を提供しようとするものであ
る。

【０００７】

【課題を解決するための手段】本発明は、データを格納
するメモリデバイスと、このメモリデバイスをアクセス
する制御手段と、主電源からメモリデバイスのアクセス
制御に必要な比較的大きい電力が供給される第１の入力
部と、バックアップ電源からメモリデバイスのデータ保
持に必要な比較的小さい電力が供給される第２の入力部
とを設けたメモリ制御装置において、メモリデバイスに
対する制御手段の非アクセス時間を検知し、この非アク
セス時間が所定時間継続したとき電源切換信号を出力
し、制御手段からメモリデバイスに対してアクセスが開
始されると電源切換信号の出力を停止する電源切換信号
出力手段と、この出力手段からの電源切換信号に応動し
てメモリデバイスに供給する電力の入力部を第１の入力
部から第２の入力部に切換える電源切換手段とを設けた
ものである。

【０００８】

【作用】このような構成の本発明においては、メモリデ
バイスに対する制御手段の非アクセス時間が所定時間継
続すると、電源切換信号出力手段から電源切換信号が出
力され、それにより電力の入力部が第１の入力部から第
２の入力部に切換えられ、メモリデバイスに供給される
電力が主電源からバックアップ電源に切換えられる。従
って以降はメモリデバイスに対する電力供給はバックア
ップ電源からの小さい電力となる。この状態で制御手段
によるメモリデバイスへのアクセスが開始されると、電
力の入力部が第２の入力部から第１の入力部に切換えら
れ、メモリデバイスに供給される電力がバックアップ電
源から主電源に切換えられる。

【０００９】

【実施例】以下、本発明の一実施例を図面を参照して説
明する。

【００１０】図１において１１は制御手段を構成するＣ
ＰＵ、１４，１５はそれぞれメモリデバイスである。前
記ＣＰＵ１１はメモリデバイス１４又は１５をアクセス
するときにはアドレスバス１２ａを介してデコーダ１３
にメモリデバイスを選択するためのアドレスデータを供
給し、これによりデコーダ１３はいずれかのメモリデバ
イスを選択する選択信号を出力するようになっている。
すなわち前記デコーダ１３はメモリデバイス１４を選択
するときには出力端子Ｄ１からＬレベルな選択信号を電
源切換信号出力手段としてのメモリ制御回路１６に供給
し、またメモリデバイス１５を選択するときには出力端
子Ｄ２からＬレベルな選択信号を電源切換信号出力手段
としてのメモリ制御回路１７に供給するようになってい
る。

【００１１】前記メモリデバイス１４は、アクセス制御
に必要な比較的大きい電力が主電源から第１の入力部で
ある＋Ｖｍ端子に供給され、この＋Ｖｍ端子から電源切
換手段としてのＰＮＰ型トランジスタ１８及びダイオー
ド２０を介して供給されるとともに、データ保持に必要
な比較的小さい電力がバックアップ電源から第２の入力
部である＋Ｖｂ端子に供給され、この＋Ｖｂ端子からダ
イオード２２を介して供給されるようになっている。

【００１２】また前記メモリデバイス１５は、アクセス
制御に必要な比較的大きい電力が＋Ｖｍ端子から電源切
換手段としてのＰＮＰ型トランジスタ１９及びダイオー
ド２１を介して供給されるとともにデータ保持に必要な
比較的小さい電力が＋Ｖｂ端子からダイオード２３を介
して供給されるようになっている。

【００１３】前記メモリ制御回路１６は、前記デコーダ
１３の出力端子Ｄ１からＬレベルな選択信号が入力され
ると、出力端子Ｐ１から前記トランジスタ１８のベース
にＬレベルな信号を出力し、また選択信号の入力が所定
時間継続して行われなかったときには前記トランジスタ
１８のベースにＨレベルな信号を電源切換信号として出
力するようになっている。また前記メモリ制御回路１７
は、前記デコーダ１３の出力端子Ｄ２からＬレベルな選
択信号が入力されると、出力端子Ｐ２から前記トランジ
スタ１９のベースにＬレベルな信号を出力し、また選択
信号の入力が所定時間継続して行われなかったときには
前記トランジスタ１９のベースにＨレベルな信号を電源
切換信号として出力するようになっている。

【００１４】また前記各メモリ制御回路１６，１７は、
出力端子Ｃ１，Ｃ２，ＣＳ１，ＣＳ２から信号を前記各
メモリデバイス１４，１５に対して供給するとともにウ
エイト端子ＷＡＩＴ１，ＷＡＩＴ２からの信号をオアゲ
ート２４を介して前記ＣＰＵ１１に供給するようになっ
ている。

【００１５】前記各メモリ制御回路１６，１７は、具体
的には図２に示すように、カウンタ３１、３２及びラッ
チ回路３３を設け、前記デコーダ１３からの選択信号を
カウンタ３１のクリア端子ＣＬに供給するとともにイン
バータ３４を介してカウンタ３２のクリア端子ＣＬに供
給している。また前記デコーダ１３からの選択信号をイ
ンバータ３５を介して２入力アントゲート３６の一方の
入力端子に供給している。なお、前記各カウンタ３１，
３２にはクロック信号ＣＫが供給されるようになってい
る。

【００１６】前記カウンタ３１は前記デコーダ１３から
の選択信号によりクリアされ、その状態では出力端子Ｃ
ＣからＬレベルな信号をバッファ３７を介して前記トラ
ンジスタ１８，１９に出力し、選択信号の入力が停止さ
れるとクロック信号ＣＫをカウントし、選択信号の入力
停止状態が所定時間継続されると出力端子ＣＣからＨレ
ベルなキャリー信号を電源切換信号としてバッファ３７
を介して前記トランジスタ１８，１９に出力するように
なっている。

【００１７】また前記カウンタ３１の出力端子ＣＣから
の信号を前記ラッチ回路３３に供給するとともにインバ
ータ３８を介して前記メモリデバイス１４，１５に出力
端子Ｃ（Ｃ１，Ｃ２）からの信号として供給している。

【００１８】前記ラッチ回路３３は、前記カウンタ３１
の出力端子ＣＣからの信号をラッチして出力端子Ｑから
ラッチ出力を前記アンドゲート３６の他方の入力端子に
供給している。前記アンドゲート３６は出力されるＨレ
ベル信号を前記カウンタ３２のイネーブル端子ＥＮに供
給するとともに前記ＣＰＵ１１にウエイト信号ＷＡＩＴ
として供給している。

【００１９】前記カウンタ３２は、イネーブル端子ＥＮ
にＨレベルな信号が入力されるとクロック信号ＣＫをカ
ウントし、所定値をカウントすると出力端子ＣＣからＨ
レベルなキャリー信号を出力し、そのキャリー信号をイ
ンバータ３７を介して前記ラッチ回路３３のクリア端子
ＣＬに供給している。なお、前記カウンタ３２が所定値
をカウントする時間はＣＰＵ１１がメモリデバイス１
４，１５をアクセスするに要する時間に設定されてい
る。

【００２０】このような構成の本実施例においては、例
えばＣＰＵ１１がメモリデバイス１４をアクセスすると
きにはＣＰＵ１１からデコーダ１３にメモリデバイス１
４のアドレスデータが出力される。これによりデコーダ
１３は出力端子Ｄ１からメモリ制御回路１６にＬレベル
な選択信号を出力する。

【００２１】メモリ制御回路１６では選択信号の入力に
よりカウンタ３１をクリアする。しかしてカウンタ３１
の出力端子ＣＣからの信号はＬレベルでトランジスタ１
８がオン動作し、メモリデバイス１４に対して主電源か
ら電力が供給される。カウンタ３１はその後初期状態か
らクロック信号ＣＬをカウントするが所定時間経過する
前に次のアクセスが行われ、デコーダ１３は出力端子Ｄ
１からＬレベルな選択信号が入力されるとカウンタ３１
が再びクリアされ、トランジスタ１８のオン状態が継続
される。

【００２２】こうしてＣＰＵ１１によるメモリデバイス
１４のアクセス制御が所定時間内で繰返し行われている
ときにはトランジスタ１８がオンし続け、メモリデバイ
ス１４に対しては主電源から電力が継続して供給され
る。こうしてＣＰＵ１１はメモリデバイス１４をアクセ
スしデータの書込みや読出しを行う。

【００２３】ＣＰＵ１１によるメモリデバイス１４のア
クセス制御が所定時間以上継続して行われない状態が発
生すると、このときにはメモリ制御回路１６のカウンタ
３１からＨレベルなキャリー信号が発生するので、トラ
ンジスタ１８に電源切換信号が供給され、トランジスタ
１８はオフ動作する。これにより主電源が断たれるの
で、代わってバックアップ電源からの電力供給が＋Ｖｂ
端子からダイオード２２を介して行われるようになる。
このときの電力は主電源に比べて小さく、メモリデバイ
ス１４のデータを保持できる程度の電力となる。

【００２４】またカウンタ３１からのキャリー信号をラ
ッチ回路３３がラッチし、ラッチ回路３３は出力端子Ｑ
からＨレベルな信号を出力するようになる。

【００２５】こうしてＣＰＵ１１によるメモリデバイス
１４のアクセス制御が所定時間以上継続して行われない
場合にはメモリデバイス１４に供給される電力は小さく
なり、消費電力を極力抑える。

【００２６】その後ＣＰＵ１１によりメモリデバイス１
４のアクセス制御が再開されると、デコーダ１３の出力
端子Ｄ１からのＬレベルな選択信号により、カウンタ３
１がクリアされる。これによりカウンタ３１の出力端子
ＣＣからの信号がＬレベルとなりトランジスタ１８がオ
ン動作してメモリデバイス１４に対する電力の供給がバ
ックアップ電源から主電源に切替わる。

【００２７】またカウンタ３１の出力端子ＣＣからのＬ
レベル信号がインバータ３５を介してアンドゲート３６
に供給されるので、アンドゲート３６からはＨレベルな
信号が出力され、その信号がＣＰＵ１１にウエイト信号
ＷＡＩＴとして供給されるとともにカウンタ３２にイネ
ーブル信号として供給される。こうしてカウンタ３２は
クロック信号ＣＫをカウントするようになる。そしてカ
ウンタ３２のカウント値が所定値になるとカウンタ３２
の出力端子ＣＣからキャリー信号が出力され、ラッチ回
路３３がクリアされる。こうしてＣＰＵ１１に対するウ
エイト状態が解除され、ＣＰＵ１１はメモリデバイス１
４をアクセス制御するようになる。

【００２８】このようにＣＰＵ１１によるアクセスが再
開されてもＣＰＵ１１に対してウエイトがかかり、この
間に例えば周辺機器の動作準備等が整えられる。そして
ウエイト状態が解除されメモリデバイス１４に対するア
クセス制御が可能となったときには周辺機器が何時でも
動作できる状態となる。

【００２９】以上はＣＰＵ１１によるメモリデバイス１
４のアクセス制御の場合について述べたが、ＣＰＵ１１
によるメモリデバイス１５のアクセス制御の場合も同様
である。

【００３０】このようにＣＰＵ１１がパワーダウンモー
ド等の節電状態にならなくても、ＣＰＵ１１によるメモ
リデバイスへのアクセス制御が所定時間以上にわたって
行われない場合にはメモリデバイスへの供給電源を主電
源から電力の小さいバックアップ電源に切換えるように
しているので、メモリデバイスによる消費電力を極力抑
えることができ、メモリデバイスからの発熱量も低く抑
えることができる。

【００３１】従ってメモリデバイスの数が多い場合には
多大な省力化を図ることができ、しかもこのようにすれ
ばメモリデバイスの数が多い場合にすべてのメモリデバ
イスに対して同時に主電源から電力を供給することはほ
とんど無くなり、従って電源容量を小さくすることもで
きる。

【００３２】なお、前記実施例はメモリデバイスを２つ
使用した場合について述べたが必ずしもこれに限定され
るものではなく、１つの場合でも、また３つ以上の場合
であってもよい。

【００３３】

【発明の効果】以上詳述したように本発明によれば、メ
モリデバイスにおける消費電力を極力抑えることがで
き、従って発熱量を小さくできるメモリ制御装置を提供
できるものである。

【図面の簡単な説明】

【図１】本発明の実施例を示すブロック図。

【図２】同実施例におけるメモリ制御回路の具体回路構
成を示す図。

【図３】従来例を示すブロック図。

【符号の説明】

１１…ＣＰＵ １４，１５…メモリデバイス １６，１７…メモリ制御回路 １８，１９…トランジスタ

Claims (1)

【特許請求の範囲】
1. 【請求項１】 データを格納するメモリデバイスと、こ
   のメモリデバイスをアクセスする制御手段と、主電源か
   ら前記メモリデバイスのアクセス制御に必要な比較的大
   きい電力が供給される第１の入力部と、バックアップ電
   源から前記メモリデバイスのデータ保持に必要な比較的
   小さい電力が供給される第２の入力部とを設けたメモリ
   制御装置において、前記メモリデバイスに対する前記制
   御手段の非アクセス時間を検知し、この非アクセス時間
   が所定時間継続したとき電源切換信号を出力し、前記制
   御手段から前記メモリデバイスに対してアクセスが開始
   されると前記電源切換信号の出力を停止する電源切換信
   号出力手段と、この出力手段からの電源切換信号に応動
   して前記メモリデバイスに供給する電力の入力部を前記
   第１の入力部から前記第２の入力部に切換える電源切換
   手段とを具備することを特徴とするメモリ制御装置。