JPH02216558A - メモリ制御方式 - Google Patents
メモリ制御方式Info
- Publication number
- JPH02216558A JPH02216558A JP3745489A JP3745489A JPH02216558A JP H02216558 A JPH02216558 A JP H02216558A JP 3745489 A JP3745489 A JP 3745489A JP 3745489 A JP3745489 A JP 3745489A JP H02216558 A JPH02216558 A JP H02216558A
- Authority
- JP
- Japan
- Prior art keywords
- speed
- speed memory
- low
- memory
- memory control
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 230000015654 memory Effects 0.000 title claims abstract description 73
- 238000000034 method Methods 0.000 claims description 5
- 230000004913 activation Effects 0.000 claims description 2
- 230000003213 activating effect Effects 0.000 claims 2
- 125000001246 bromo group Chemical group Br* 0.000 description 4
- 238000010586 diagram Methods 0.000 description 2
- 239000003795 chemical substances by application Substances 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 230000007613 environmental effect Effects 0.000 description 1
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明はメモリ制御方式に関し、特に交換機用のメモリ
制御方式に関する。
制御方式に関する。
従来、この種のメモリ制御方式は、速度の異なる２種類
のメモリに同時に同一のデータの書込みを指示する手段
を持っていなかった。
のメモリに同時に同一のデータの書込みを指示する手段
を持っていなかった。
上述した従来のメモリ制御方式は、プロセッサの命令に
より速度の異なるメモリを選択して使用する際に、２種
類のメモリの内容の同一性が無いためメモリ間のデータ
の転送動作が必要となるので、メモリの切替えが速やか
に行えないという欠点がある。
より速度の異なるメモリを選択して使用する際に、２種
類のメモリの内容の同一性が無いためメモリ間のデータ
の転送動作が必要となるので、メモリの切替えが速やか
に行えないという欠点がある。
本発明のメモリ制御方式は、速度の異なる低速。
高速のメモリを制御するメモリ制御方式において、ブロ
モ、すの命令によりセット、リセットされるフリップフ
ロップと、前記低速、高速のメモリの両方に同時に同一
のデータの書込みを指示する書込み指示手段と、前記低
速のメモリに付加されて書込みアドレスとデータとを一
時格納するバッファと、前記フリ、プフクップの値を屯
とに前記低速、高速のメモリのうちの一方のメモリのみ
を有効化して読出し動作を起動する読出し起動手段とを
備えることを特徴とする。
モ、すの命令によりセット、リセットされるフリップフ
ロップと、前記低速、高速のメモリの両方に同時に同一
のデータの書込みを指示する書込み指示手段と、前記低
速のメモリに付加されて書込みアドレスとデータとを一
時格納するバッファと、前記フリ、プフクップの値を屯
とに前記低速、高速のメモリのうちの一方のメモリのみ
を有効化して読出し動作を起動する読出し起動手段とを
備えることを特徴とする。
次に、本発明について図面を参照して説明する。
第１図は本発明の一実施例のプロ、り図である。
ブロモ、すｌはバス１００を介してメモリ制御回路２に
接続され、メモリ制御回路２はアドレス１１とデータ１
２と書込み指示１３とを高速メモリ３に入力する・とと
もにバッファ５を介して低速メモリ４に入力する。メモ
リ１１１ＩＪ御回路２からのセ、ト信号１５．リセ、ト
信号１６によってセット。
接続され、メモリ制御回路２はアドレス１１とデータ１
２と書込み指示１３とを高速メモリ３に入力する・とと
もにバッファ５を介して低速メモリ４に入力する。メモ
リ１１１ＩＪ御回路２からのセ、ト信号１５．リセ、ト
信号１６によってセット。
リセットされるフリップフロップ６の出力はメモリ選択
信号１７としてアンド回路７には直接に入力され、また
アンド回路８にはインバータを介して入力され、アンド
回路７．８のそれぞれの他方の入力にはメモリ制御回路
２出力の読出し指示１４が接続されている。アンド回路
７の出力と書込み指示１３とはオア回路９に入力され、
オア回路９の出力は高速メモリ有効化信号１８として高
速メモリ３に入力される。またアンド回路８の出力と書
込み指示１３とはオア回路１０に入力され、オア回路ｌ
Ｏの出力は低速メモリ有効化信号１９として低速メモリ
４に入力される。
信号１７としてアンド回路７には直接に入力され、また
アンド回路８にはインバータを介して入力され、アンド
回路７．８のそれぞれの他方の入力にはメモリ制御回路
２出力の読出し指示１４が接続されている。アンド回路
７の出力と書込み指示１３とはオア回路９に入力され、
オア回路９の出力は高速メモリ有効化信号１８として高
速メモリ３に入力される。またアンド回路８の出力と書
込み指示１３とはオア回路１０に入力され、オア回路ｌ
Ｏの出力は低速メモリ有効化信号１９として低速メモリ
４に入力される。
続いて本実施例の動作について説明する。
まず、高速メモリが選択される場合は、ブロモ、すｌか
ら命令にも七づいたメモリ選択指令がバス１００を介し
てメモリ制御回路２に入力され、セット信号１５により
フリップフロ、プロがセットされる。フリップフロップ
６がセットされていると、読出し動作のときはアドレス
１１に伴って出力される読出し指示１４は出力条件の成
立するアンド回路７を通して高速メモリ３のみを有効化
して読出、し動作を起動する。また書込み動作のときは
フリップ７０ツブ６の値に関わシなくオア回路９および
ｌＯを通して高速メモリ３と低速メモリ４０両方が有効
化されて書込み動作が起動される。但し、このときに双
方のメモリの速度が異るため、低速メモリ４への書込み
のためにバッファ５にアドレス、データを一時蓄えてお
くことにより、プロセッサｌは高速メモリ３の速度に合
わせて高速動作を行うことができる。
ら命令にも七づいたメモリ選択指令がバス１００を介し
てメモリ制御回路２に入力され、セット信号１５により
フリップフロ、プロがセットされる。フリップフロップ
６がセットされていると、読出し動作のときはアドレス
１１に伴って出力される読出し指示１４は出力条件の成
立するアンド回路７を通して高速メモリ３のみを有効化
して読出、し動作を起動する。また書込み動作のときは
フリップ７０ツブ６の値に関わシなくオア回路９および
ｌＯを通して高速メモリ３と低速メモリ４０両方が有効
化されて書込み動作が起動される。但し、このときに双
方のメモリの速度が異るため、低速メモリ４への書込み
のためにバッファ５にアドレス、データを一時蓄えてお
くことにより、プロセッサｌは高速メモリ３の速度に合
わせて高速動作を行うことができる。
次に低速メモリに選択が切シ替わる場合は、ブロモ、す
１から命令にもとづいたメモリ選択指令がバス１００を
介してメモリ制御回路２に入力され、嗅セット信号１６
によシフリップフロップ６がリセットされる。フリ、プ
フロップ６・がリセ。
１から命令にもとづいたメモリ選択指令がバス１００を
介してメモリ制御回路２に入力され、嗅セット信号１６
によシフリップフロップ６がリセットされる。フリ、プ
フロップ６・がリセ。
トされていると、読出し動作のときはアンド回路８の出
力条件が成立して低速メモリ３のみが有効化され、読出
し動作が起動される。また書込み動作のときはフリ、プ
フロ、プロの値に関らないので上述の７リツプフロツプ
６がセットされているときと全く同様に高速メモリ３お
よび低速メモリ４の双方への書込み動作が起動される。
力条件が成立して低速メモリ３のみが有効化され、読出
し動作が起動される。また書込み動作のときはフリ、プ
フロ、プロの値に関らないので上述の７リツプフロツプ
６がセットされているときと全く同様に高速メモリ３お
よび低速メモリ４の双方への書込み動作が起動される。
実時間処理を不断の状態で継続的に実行する必要のある
交換システム等の場合、システムの継続性とと本に一時
的な高負荷に耐える柔軟性が要求される。ところで、メ
モリは高速のもの程非動作時に比して動作時の消費電力
が高く、システムの環境条件にようては高速メモリを継
続して使用すると温度上昇による障害の発生を招く恐れ
がある。
交換システム等の場合、システムの継続性とと本に一時
的な高負荷に耐える柔軟性が要求される。ところで、メ
モリは高速のもの程非動作時に比して動作時の消費電力
が高く、システムの環境条件にようては高速メモリを継
続して使用すると温度上昇による障害の発生を招く恐れ
がある。
本発明は以上説明したように、高速メモリと低速メモリ
に同時に同一データの書込みを行うことにより、処理を
中断することなくメモリの切替えが実施でき、必要とす
る時だけ速やかに高速メモリを使用できるので、負荷耐
力が高く且つ信頼性の高い交換機を実現し得る効果があ
る。
に同時に同一データの書込みを行うことにより、処理を
中断することなくメモリの切替えが実施でき、必要とす
る時だけ速やかに高速メモリを使用できるので、負荷耐
力が高く且つ信頼性の高い交換機を実現し得る効果があ
る。
第１図は本発明の一実施例のブロック図である。
１・・・・・・ブロモ、す、２・・・・・・メモリ制御
回路、３・・・・・・高速メモリ、４・・・・・・低速
メモリ、５・・・・・・バ。 ファ、６・・・・・・フリ、プフロ、プ、７．８・・・
・・・アンド回路、９，１０・・・・・・オア回路、１
００・・・・・・バス。 代理人 弁理士 内 原 晋
回路、３・・・・・・高速メモリ、４・・・・・・低速
メモリ、５・・・・・・バ。 ファ、６・・・・・・フリ、プフロ、プ、７．８・・・
・・・アンド回路、９，１０・・・・・・オア回路、１
００・・・・・・バス。 代理人 弁理士 内 原 晋
Claims (1)
- 速度の異なる低速、高速のメモリを制御するメモリ制御
方式において、プロセッサの命令によりセット、リセッ
トされるフリップフロップと、前記低速、高速のメモリ
の両方に同時に同一のデータの書込みを指示する書込み
指示手段と、前記低速のメモリに付加されて書込みアド
レスとデータとを一時格納するバッファと、前記フリッ
プフロップの値をもとに前記低速、高速のメモリのうち
の一方のメモリのみを有効化して読出し動作を起動する
読出し起動手段とを備えることを特徴とするメモリ制御
方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3745489A JPH02216558A (ja) | 1989-02-16 | 1989-02-16 | メモリ制御方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3745489A JPH02216558A (ja) | 1989-02-16 | 1989-02-16 | メモリ制御方式 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH02216558A true JPH02216558A (ja) | 1990-08-29 |
Family
ID=12497958
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3745489A Pending JPH02216558A (ja) | 1989-02-16 | 1989-02-16 | メモリ制御方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH02216558A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH04116744A (ja) * | 1990-09-07 | 1992-04-17 | Hitachi Ltd | 複数記憶装置への同時書込み方法 |
-
1989
- 1989-02-16 JP JP3745489A patent/JPH02216558A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH04116744A (ja) * | 1990-09-07 | 1992-04-17 | Hitachi Ltd | 複数記憶装置への同時書込み方法 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JPH0472255B2 (ja) | ||
| JPH0133854B2 (ja) | ||
| JPH0342732A (ja) | 半導体集積回路 | |
| JPS5917458B2 (ja) | 情報処理方式内のマイクロプログラムを記録し遂行する方法と装置 | |
| US4627035A (en) | Switching circuit for memory devices | |
| JPH02216558A (ja) | メモリ制御方式 | |
| JPH11306074A (ja) | 情報処理装置 | |
| JP2734312B2 (ja) | メモリ回路 | |
| JPH0642227B2 (ja) | デ−タ転送装置 | |
| JP2769384B2 (ja) | 演算制御ｉｃおよび情報処理装置 | |
| JPH01205257A (ja) | 集積回路 | |
| JPH11306073A (ja) | 情報処理装置 | |
| JPS5971510A (ja) | シ−ケンス制御回路 | |
| KR850001836B1 (ko) | 복수 기억장치의 기억내용 동시 이동방식 | |
| JPS6349811B2 (ja) | ||
| JPS5940396A (ja) | 連想メモリ装置 | |
| JPH03257608A (ja) | マイクロコンピューター | |
| JPH01107295A (ja) | メモリ制御装置 | |
| JPH0419898A (ja) | 自動読出し回路付き不揮発性メモリ | |
| JPH01255889A (ja) | 画像メモリインタフエース回路 | |
| JPS62171059A (ja) | 記憶装置 | |
| JPS61272856A (ja) | プロセツサ制御方式 | |
| JPS6214245A (ja) | ワンチツプマイクロコンピユ−タ | |
| JPH07234858A (ja) | 通信機能付きプロセッサ | |
| JPH05181739A (ja) | メモリ・アクセス制御装置 |