JPH0120546B2 - - Google Patents
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- JPH0120546B2 JPH0120546B2 JP55113870A JP11387080A JPH0120546B2 JP H0120546 B2 JPH0120546 B2 JP H0120546B2 JP 55113870 A JP55113870 A JP 55113870A JP 11387080 A JP11387080 A JP 11387080A JP H0120546 B2 JPH0120546 B2 JP H0120546B2
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- JP
- Japan
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- electrode
- region
- collector
- emitter
- Prior art date
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-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D48/00—Individual devices not covered by groups H10D1/00 - H10D44/00
- H10D48/30—Devices controlled by electric currents or voltages
- H10D48/32—Devices controlled by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H10D48/34—Bipolar devices
- H10D48/345—Bipolar transistors having ohmic electrodes on emitter-like, base-like, and collector-like regions
Landscapes
- Bipolar Transistors (AREA)
- Bipolar Integrated Circuits (AREA)
Description
【発明の詳細な説明】
本発明は半導体装置にかかりとくにベース、コ
レクタ間にシヨツトキーバリアを有するトランジ
スターが複数個のエミツターを有する、マルチエ
ミツター構造と称する複合半導体素子に関するも
のである。
レクタ間にシヨツトキーバリアを有するトランジ
スターが複数個のエミツターを有する、マルチエ
ミツター構造と称する複合半導体素子に関するも
のである。
一般に、上記複合半導体素子は、第１図に示す
ようにマルチエミツターが各々入力端子として用
いられ、ベース端子は数KΩから10数KΩの抵抗
RAを介して、最高電位（Vcc）に接続され、コレ
クター端子は内部駆動回路に組み込まれたインバ
ータ用トランジスターのベース端子に接続され
た、TTL論理回路のNANP論理を有する入力素
子として用いられており、該複合半導体素子はベ
ース・コレクター間にシヨツトキー・ダイオード
を有する事で、高電位レベル入力電圧（VIH）に
対しては高電位レベル入力電流（IIH）を低くお
さえる効果を有し、低電位レベル電圧（VIL）に
対しては、トランジスターのベース・コレクター
間が深い飽和状態に入る事を防ぐ効果を有してい
る。
ようにマルチエミツターが各々入力端子として用
いられ、ベース端子は数KΩから10数KΩの抵抗
RAを介して、最高電位（Vcc）に接続され、コレ
クター端子は内部駆動回路に組み込まれたインバ
ータ用トランジスターのベース端子に接続され
た、TTL論理回路のNANP論理を有する入力素
子として用いられており、該複合半導体素子はベ
ース・コレクター間にシヨツトキー・ダイオード
を有する事で、高電位レベル入力電圧（VIH）に
対しては高電位レベル入力電流（IIH）を低くお
さえる効果を有し、低電位レベル電圧（VIL）に
対しては、トランジスターのベース・コレクター
間が深い飽和状態に入る事を防ぐ効果を有してい
る。
第２図は一個のエミツターに注目した時の上記
複合半導体素子の等価回路を示しておりＱは理想
トランジスター、Ｄはシヨツトキーダイオード、
RB、RC、RD、ROは該複合半導体素子内部に存在
する寄生抵抗、Ｅ点、Ｂ点、Ｃ点は該複合半導体
素子のエミツター端子、ベース端子、コレクター
端子を表わしている。Ｅ点はVIHが印加されると、
Ｂ点から供給される電流IAは大部分がＤ及びRD、
ROを介してＣ点へ流れ、Ｑのベース・コレクタ
ー間はほぼＤ及びRDを流れた電流に対応する順
方向電圧がかかるため、IIHは、 IIH＝IO×exp（RD×IA／VT） …… ここでVTは熱電位であり常温にて約26mV、 IOはISCを逆方向飽和電流、VD（IA）をＤに流れ
た電流IAに対応するダイオード電圧とおくと、 IO＝ISC×exp｛VD（IA）／VT｝ と表わされる。
複合半導体素子の等価回路を示しておりＱは理想
トランジスター、Ｄはシヨツトキーダイオード、
RB、RC、RD、ROは該複合半導体素子内部に存在
する寄生抵抗、Ｅ点、Ｂ点、Ｃ点は該複合半導体
素子のエミツター端子、ベース端子、コレクター
端子を表わしている。Ｅ点はVIHが印加されると、
Ｂ点から供給される電流IAは大部分がＤ及びRD、
ROを介してＣ点へ流れ、Ｑのベース・コレクタ
ー間はほぼＤ及びRDを流れた電流に対応する順
方向電圧がかかるため、IIHは、 IIH＝IO×exp（RD×IA／VT） …… ここでVTは熱電位であり常温にて約26mV、 IOはISCを逆方向飽和電流、VD（IA）をＤに流れ
た電流IAに対応するダイオード電圧とおくと、 IO＝ISC×exp｛VD（IA）／VT｝ と表わされる。
Ｅ点にVILが印加されると、Ｂ点から供給され
る電流IAはＱの順方向電流利得をβとおくと、ほ
ぼＱのベースへ流れる電流のβ倍の電流IcがＤ及
びRD、RCを介してＱのコレクターに流れるため、
VBCは、 VBC＝VD（IC）＋（RD＋RC）IC−RB ×IC／β …… ここでICは、IC＝｛β／（１＋β）｝×IA VD（IC）はＤに流れた電流ICに対応するダイオ
ード電圧とする と表わされる。
る電流IAはＱの順方向電流利得をβとおくと、ほ
ぼＱのベースへ流れる電流のβ倍の電流IcがＤ及
びRD、RCを介してＱのコレクターに流れるため、
VBCは、 VBC＝VD（IC）＋（RD＋RC）IC−RB ×IC／β …… ここでICは、IC＝｛β／（１＋β）｝×IA VD（IC）はＤに流れた電流ICに対応するダイオ
ード電圧とする と表わされる。
上記複合半導体素子は各電極取り出し口を直線
上に並べた方が配線構成上都合が良く、従来はコ
レクターエミツターベース及びシヨツトキーバリ
アの各電極取り出し口が直線上に並んだ細長い型
状をした構造になつていた。第３図はエミツター
を４個有する従来の複合半導体素子の例であり通
常のプロセスにより作られ、第４図は第３図に示
した該複合半導体素子の断面図であり、図中の数
字は第３図、第４図とも共通であり、又第４図に
は各部の寄生抵抗r1〜r15も示してある。
上に並べた方が配線構成上都合が良く、従来はコ
レクターエミツターベース及びシヨツトキーバリ
アの各電極取り出し口が直線上に並んだ細長い型
状をした構造になつていた。第３図はエミツター
を４個有する従来の複合半導体素子の例であり通
常のプロセスにより作られ、第４図は第３図に示
した該複合半導体素子の断面図であり、図中の数
字は第３図、第４図とも共通であり、又第４図に
は各部の寄生抵抗r1〜r15も示してある。
第３図、第４図に示すように半導体基板１には
電気的に分離したコレクター領域２、ベース領域
３、コレクターコンタクト層４、コレクターコン
タクト電極５、ベース電極６、絶縁被膜７、エミ
ツター領域１１〜１４、エミツター電極２１〜２
４が設けられており、ベース電極６はベース領域
３上ではオーム接触しコレクター領域２上ではシ
ヨツトキーバリアを形成していたが、ベース電極
６から最も遠いエミツター電極２１に注目し、エ
ミツター電極２１にVIHが印加された時、第２図
に示す等価回路を用いるとRDは、 RD＝r5＋r8＋r11＋r14＋r15 …… と表わされ、又ベース電極６に最も近いエミツタ
ー電極２４に注目し、エミツター電極２４にVIH
が印加された時RDは、 RD＝r14＋r15 …… と表わされ、以上式から明らかなように、
上記従来構造の複合半導体素子はエミツター電極
がベース電極から離れるほどRDが大きくなり、
IIHが増加する欠点があつた。具体例として、r5＋
r8＋r11＝60Ω IA＝1.5mAとすると、ベース電極
から離れた側のIIHは、ベース電極に近い側のIIH
に区べて32倍となる。
電気的に分離したコレクター領域２、ベース領域
３、コレクターコンタクト層４、コレクターコン
タクト電極５、ベース電極６、絶縁被膜７、エミ
ツター領域１１〜１４、エミツター電極２１〜２
４が設けられており、ベース電極６はベース領域
３上ではオーム接触しコレクター領域２上ではシ
ヨツトキーバリアを形成していたが、ベース電極
６から最も遠いエミツター電極２１に注目し、エ
ミツター電極２１にVIHが印加された時、第２図
に示す等価回路を用いるとRDは、 RD＝r5＋r8＋r11＋r14＋r15 …… と表わされ、又ベース電極６に最も近いエミツタ
ー電極２４に注目し、エミツター電極２４にVIH
が印加された時RDは、 RD＝r14＋r15 …… と表わされ、以上式から明らかなように、
上記従来構造の複合半導体素子はエミツター電極
がベース電極から離れるほどRDが大きくなり、
IIHが増加する欠点があつた。具体例として、r5＋
r8＋r11＝60Ω IA＝1.5mAとすると、ベース電極
から離れた側のIIHは、ベース電極に近い側のIIH
に区べて32倍となる。
さらに別の従来構造は、コレクターシヨツトキ
ー障壁及びベース、エミツターの各電極取り出し
口が直線上に並んだ細長い構造になつていた。
ー障壁及びベース、エミツターの各電極取り出し
口が直線上に並んだ細長い構造になつていた。
第５図はエミツターを４個有する別の従来構造
の例であり、通常プロセスにより作られ、第６図
は第５図に示した該従来構造の断面図であり、図
中の数字は第５図第６図とも共通であり、又第６
図には各部の寄生抵抗r21〜r35も示してある。
の例であり、通常プロセスにより作られ、第６図
は第５図に示した該従来構造の断面図であり、図
中の数字は第５図第６図とも共通であり、又第６
図には各部の寄生抵抗r21〜r35も示してある。
第５図、第６図に示すように半導体基板３１に
は電気的に分離したコレクター領域３２、ベース
領域３３、コレクターコンタクト層３４、コレク
ターコンタクト電極３５、ベース電極３６、絶縁
領域３７、エミツター領域４１〜４４、エミツタ
ー電極５１〜５４が設けられており、ベース電極
３６はベース領域３３上ではオーム接触し、コレ
クター領域３２上ではシヨツトキー・バリアを形
成したため、４個のエミツター電極のどこにVIH
が印加されても、第２図に示す等価回路を用いる
と、RDは、RD＝r23と一定のためどのエミツター
電極に対してもIIHは一定に保たれていたが、ベ
ース電極３５から最も遠いエミツター電極５４に
注目し、エミツター電極５４にVILが印加された
時、第２図に示す等価回路を用いると、 RD＋RC＝r23＋r24＋r28＋r31＋r34＋r35…… RB＝r25＋r27＋r30＋r33 …… となり、式、式、式から明らかなように、
（RD＋RC−RB／β）×ICの項が増加すると、VBCは
深い飽和に入る欠点があつた。具体例として、
RD＋RC＝200Ω、RB＝5kΩ、IC≒1.5mA、β＝
100、VD（1.5mA）＝350mVの時、（RD＋RC−RB／
β）×IC＝225mV従つてVBC＝575mVとなり理想
トランジスターのベース・コレクター間は深い飽
和領域に入つてしまう。
は電気的に分離したコレクター領域３２、ベース
領域３３、コレクターコンタクト層３４、コレク
ターコンタクト電極３５、ベース電極３６、絶縁
領域３７、エミツター領域４１〜４４、エミツタ
ー電極５１〜５４が設けられており、ベース電極
３６はベース領域３３上ではオーム接触し、コレ
クター領域３２上ではシヨツトキー・バリアを形
成したため、４個のエミツター電極のどこにVIH
が印加されても、第２図に示す等価回路を用いる
と、RDは、RD＝r23と一定のためどのエミツター
電極に対してもIIHは一定に保たれていたが、ベ
ース電極３５から最も遠いエミツター電極５４に
注目し、エミツター電極５４にVILが印加された
時、第２図に示す等価回路を用いると、 RD＋RC＝r23＋r24＋r28＋r31＋r34＋r35…… RB＝r25＋r27＋r30＋r33 …… となり、式、式、式から明らかなように、
（RD＋RC−RB／β）×ICの項が増加すると、VBCは
深い飽和に入る欠点があつた。具体例として、
RD＋RC＝200Ω、RB＝5kΩ、IC≒1.5mA、β＝
100、VD（1.5mA）＝350mVの時、（RD＋RC−RB／
β）×IC＝225mV従つてVBC＝575mVとなり理想
トランジスターのベース・コレクター間は深い飽
和領域に入つてしまう。
さらに以上の２つの従来例においては、シヨツ
トキー障壁の面積が、ベース領域形成パターンと
コンタクト形成パターンとの組合せにより決定さ
れていたため、目合せ誤差による影響を直接受
け、従つてシヨツトキーダイオードの特性が不均
一となる欠点があつた。
トキー障壁の面積が、ベース領域形成パターンと
コンタクト形成パターンとの組合せにより決定さ
れていたため、目合せ誤差による影響を直接受
け、従つてシヨツトキーダイオードの特性が不均
一となる欠点があつた。
本発明の目的はシヨツトキー障壁の面積が均一
に形成され、又マルチエミツターの場所によらず
シヨツトキー・クランプの効果が十分発揮できる
半導体装置を提供することにある。
に形成され、又マルチエミツターの場所によらず
シヨツトキー・クランプの効果が十分発揮できる
半導体装置を提供することにある。
本発明は、電気的に分離した一導電型の第一領
域に２個の逆導電型の第二領域を有し、該２個の
逆導電型の第二領域の各々に少く共１個の一導電
型の第三領域を有した半導体基板の表面を被つた
絶縁被膜に、該２個の逆導電型の第二領域が対向
する、該一導電型の第一領域上に、該２個の逆導
電型の第二領域の各々の一部を含むように設けた
開孔部上に金属被膜を布して有る事を特徴とした
半導体装置にある。
域に２個の逆導電型の第二領域を有し、該２個の
逆導電型の第二領域の各々に少く共１個の一導電
型の第三領域を有した半導体基板の表面を被つた
絶縁被膜に、該２個の逆導電型の第二領域が対向
する、該一導電型の第一領域上に、該２個の逆導
電型の第二領域の各々の一部を含むように設けた
開孔部上に金属被膜を布して有る事を特徴とした
半導体装置にある。
以下この発明の実施例を示す。
第７図はエミツターを４個有する本発明の一実
施例であり、通常プロセスにより作られ、第８図
は第７図に示した実施例の断面図であり、図中の
数字は第７図、第８図とも共通であり、又、第８
図には各部の寄生抵抗r41〜r55も示してある。第
７図、第８図に示すように電気的に分離した、コ
レクター領域６２、２個のベース領域６３，６
４、コレクターコンタクト層６５、ベース領域６
３上にエミツター領域７１，７２、ベース領域６
４上にエミツター領域７３，７４が設けられた半
導体基板６１上の絶縁被膜６７に、コレクター電
極用開孔部、及びエミツター電極用開孔部を設け
ると同時に、２個のベース領域６３，６４が対向
するコレクター領域６２上に、各々のベース領域
６３，６４の一部を含むように設けた開孔部６８
に金属被膜を布すことにより、コレクターコンタ
クト電極６６、エミツター電極８１〜８４、ベー
ス電極６９を設けて形成した複合半導体素子にお
いて、ベース電極６９はベース領域６３及び６４
上ではオーム接触し、コレクター領域６２上では
シヨツトキー障壁を形成するため、第２図に示し
た等価回路を用いて、各々のエミツター電極８１
〜８４に注目した時、エミツター電極７３又は７
４において、RDは一番小さくなり RD＝r49 …… と表わされ、エミツター電極７１において、RD
は一番大きくなり、 RD＝r45＋r48＋r49 …… と表わされ、以上式、式、式よりRDが増
加すればIIHも増加するが、第３図に示した従来
例と比較すると、RDの変化巾において、本発明
の実施例はエミツター電極間の寄生コレクター抵
抗１個分、すなわち、第３図に示した従来例にお
いて、 −＝r5＋r8＋r11に対して、 第７図に示した実施例において、−＝r45
＋r48と小さくなつており、さらに、最小のRDの
比較においても、式と式を区べた時、本発明
の実施例はほぼエミツター電極間の寄生コレクタ
ー抵抗１個分小さくなつており、さらにIIHに対
しては式から明らかなように、RDの変化が指
数関係の乗率になつて表われる事からIIHは格段
に減少させる事ができ、従来例で示した具体例の
数値を用いると、本発明の実施例はr45＋r48＝
40Ω IA＝1.5mAより、IIHの最大と最小の変化率
は10倍となり、第３図の従来例におけるIIHの最
大と最小の変化率に区べて1/3となり、又最小の
RDにおけるIIHの比較においても、第３図の従来
例に区べて本発明の実施例のIIHは1/3.2倍とな
り、本発明の実施例においてIIHが格段に減少す
る事がわかる。
施例であり、通常プロセスにより作られ、第８図
は第７図に示した実施例の断面図であり、図中の
数字は第７図、第８図とも共通であり、又、第８
図には各部の寄生抵抗r41〜r55も示してある。第
７図、第８図に示すように電気的に分離した、コ
レクター領域６２、２個のベース領域６３，６
４、コレクターコンタクト層６５、ベース領域６
３上にエミツター領域７１，７２、ベース領域６
４上にエミツター領域７３，７４が設けられた半
導体基板６１上の絶縁被膜６７に、コレクター電
極用開孔部、及びエミツター電極用開孔部を設け
ると同時に、２個のベース領域６３，６４が対向
するコレクター領域６２上に、各々のベース領域
６３，６４の一部を含むように設けた開孔部６８
に金属被膜を布すことにより、コレクターコンタ
クト電極６６、エミツター電極８１〜８４、ベー
ス電極６９を設けて形成した複合半導体素子にお
いて、ベース電極６９はベース領域６３及び６４
上ではオーム接触し、コレクター領域６２上では
シヨツトキー障壁を形成するため、第２図に示し
た等価回路を用いて、各々のエミツター電極８１
〜８４に注目した時、エミツター電極７３又は７
４において、RDは一番小さくなり RD＝r49 …… と表わされ、エミツター電極７１において、RD
は一番大きくなり、 RD＝r45＋r48＋r49 …… と表わされ、以上式、式、式よりRDが増
加すればIIHも増加するが、第３図に示した従来
例と比較すると、RDの変化巾において、本発明
の実施例はエミツター電極間の寄生コレクター抵
抗１個分、すなわち、第３図に示した従来例にお
いて、 −＝r5＋r8＋r11に対して、 第７図に示した実施例において、−＝r45
＋r48と小さくなつており、さらに、最小のRDの
比較においても、式と式を区べた時、本発明
の実施例はほぼエミツター電極間の寄生コレクタ
ー抵抗１個分小さくなつており、さらにIIHに対
しては式から明らかなように、RDの変化が指
数関係の乗率になつて表われる事からIIHは格段
に減少させる事ができ、従来例で示した具体例の
数値を用いると、本発明の実施例はr45＋r48＝
40Ω IA＝1.5mAより、IIHの最大と最小の変化率
は10倍となり、第３図の従来例におけるIIHの最
大と最小の変化率に区べて1/3となり、又最小の
RDにおけるIIHの比較においても、第３図の従来
例に区べて本発明の実施例のIIHは1/3.2倍とな
り、本発明の実施例においてIIHが格段に減少す
る事がわかる。
さらにVIL印加において、第２図に示した等価
回路を用いると、トランジスターＱのVBCが最大
となるエミツター電極８４に注目した時、 RD＋RC＝r49＋r51＋r54＋r55 …… RB＝r50＋r53 …… と表わされ、式、式、式より（RD＋RC−
RB／β）×ICの項が増加すればVBCは増加するが、
第５図に示した従来例と比較すると、RD＋RCの
項は、エミツター電極間の寄生コレクター抵抗２
個分小さくなるため、（RBの項も、エミツター電
極間の寄生ベース抵抗２個分小さくなるが１／β
倍になるため影響値は小さい）VBCの増加を防ぐ
ことができ、従来例で示した具体例の数値を用い
ると、式、式は、RD＋RC＝100Ω、R〓＝2kΩ、
IC≒1.5mA、β＝100より（RD＋RC−RB／β）×IC
＝120mVとなり、従来例の寄生抵抗による電圧
分に区べて約半分におさえることができる。
回路を用いると、トランジスターＱのVBCが最大
となるエミツター電極８４に注目した時、 RD＋RC＝r49＋r51＋r54＋r55 …… RB＝r50＋r53 …… と表わされ、式、式、式より（RD＋RC−
RB／β）×ICの項が増加すればVBCは増加するが、
第５図に示した従来例と比較すると、RD＋RCの
項は、エミツター電極間の寄生コレクター抵抗２
個分小さくなるため、（RBの項も、エミツター電
極間の寄生ベース抵抗２個分小さくなるが１／β
倍になるため影響値は小さい）VBCの増加を防ぐ
ことができ、従来例で示した具体例の数値を用い
ると、式、式は、RD＋RC＝100Ω、R〓＝2kΩ、
IC≒1.5mA、β＝100より（RD＋RC−RB／β）×IC
＝120mVとなり、従来例の寄生抵抗による電圧
分に区べて約半分におさえることができる。
さらには、シヨツトキー障壁はパターンの重ね
合せとは無関係にベース領域形成のパターンのみ
で決定されるため均一の面積が形成される。
合せとは無関係にベース領域形成のパターンのみ
で決定されるため均一の面積が形成される。
以上本発明の実施例の１つを述べてきたが、複
合半導体素子の各電極取り出し口を直線上に並べ
た構造においてはIIHとVBCの設計規格値を満足さ
せる場合は、パターン構成上のIIHとVBCの余裕巾
によつて、ベース電極の最適位置を決めねばなら
ないため上記実施例のように４個のエミツター領
域を２個のベース領域に２個づつ形成されるとは
限らない。
合半導体素子の各電極取り出し口を直線上に並べ
た構造においてはIIHとVBCの設計規格値を満足さ
せる場合は、パターン構成上のIIHとVBCの余裕巾
によつて、ベース電極の最適位置を決めねばなら
ないため上記実施例のように４個のエミツター領
域を２個のベース領域に２個づつ形成されるとは
限らない。
このような本発明によれば、複合半導体素子の
各電極取り出し口を直線上に並べた構造におい
て、各電極の入れ換えのみで寄生抵抗の影響を小
さくおさえる事ができ、さらに常にシヨツトキー
障壁が均一に形成されるため、簡単なレイアウト
構成で、高精度のTTL論理回路を実現できる。
なお上記実施例は４個のエミツターを有する複合
半導体素子に対して述べたが、エミツターの個数
が増加してくれば上記効果が一層発揮されるのは
明らかである。
各電極取り出し口を直線上に並べた構造におい
て、各電極の入れ換えのみで寄生抵抗の影響を小
さくおさえる事ができ、さらに常にシヨツトキー
障壁が均一に形成されるため、簡単なレイアウト
構成で、高精度のTTL論理回路を実現できる。
なお上記実施例は４個のエミツターを有する複合
半導体素子に対して述べたが、エミツターの個数
が増加してくれば上記効果が一層発揮されるのは
明らかである。
第１図……シヨツトキー・ダイオードを有する
マルチエミツター構造のトランジスターが入力素
子に使用されているTTL論理回路図、第２図…
…シヨツトキーダイオードを有するトランジスタ
ーの等価回路図、第３図……コレクター電極、エ
ミツター電極及びベース、シヨツトキー障壁電極
の各取り出し口が直線上に並んだ従来のトランジ
スター構造の平面図、第４図……第３図の断面
図、第５図……コレクター電極、シヨツトキー障
壁・ベース電極、及びエミツター電極の各取り出
し口が直線上に並んだ従来のトランジスター構造
の平面図、第６図……第５図の断面図、第７図…
…コレクター電極、エミツター電極、ベース・シ
ヨツトキー障壁、ベース電極及びエミツター電極
の各取り出し口が直線上に並んだ本発明の実施例
のトランジスター構造の平面図、第８図……第７
図の断面図、 １，３１，６１……半導体基板、２，３２，６
２……コレクター領域、３，３３，６３，６４…
…ベース領域、４，３４，６５……コレクターコ
ンタクト層、５，３５，６６……コレクターコン
タクト電極、６，３６，６９……ベース電極、
７，３７，６７……絶縁被膜、１１，１２，１
３，１４，４１，４２，４３，４４，７１，７
２，７３，７４……エミツター領域、２１，２
２，２３，２４，５１，５２，５３，５４，８
１，８２，８３，８４……エミツター電極、６８
……コレクター領域６２上に、ベース領域６３，
６４の一部を含むように設けた開孔部。
マルチエミツター構造のトランジスターが入力素
子に使用されているTTL論理回路図、第２図…
…シヨツトキーダイオードを有するトランジスタ
ーの等価回路図、第３図……コレクター電極、エ
ミツター電極及びベース、シヨツトキー障壁電極
の各取り出し口が直線上に並んだ従来のトランジ
スター構造の平面図、第４図……第３図の断面
図、第５図……コレクター電極、シヨツトキー障
壁・ベース電極、及びエミツター電極の各取り出
し口が直線上に並んだ従来のトランジスター構造
の平面図、第６図……第５図の断面図、第７図…
…コレクター電極、エミツター電極、ベース・シ
ヨツトキー障壁、ベース電極及びエミツター電極
の各取り出し口が直線上に並んだ本発明の実施例
のトランジスター構造の平面図、第８図……第７
図の断面図、 １，３１，６１……半導体基板、２，３２，６
２……コレクター領域、３，３３，６３，６４…
…ベース領域、４，３４，６５……コレクターコ
ンタクト層、５，３５，６６……コレクターコン
タクト電極、６，３６，６９……ベース電極、
７，３７，６７……絶縁被膜、１１，１２，１
３，１４，４１，４２，４３，４４，７１，７
２，７３，７４……エミツター領域、２１，２
２，２３，２４，５１，５２，５３，５４，８
１，８２，８３，８４……エミツター電極、６８
……コレクター領域６２上に、ベース領域６３，
６４の一部を含むように設けた開孔部。
Claims (1)
- １ 一導電型の第１の領域と、該第１の領域内に
互いに分離して形成された他の導電型の複数の第
２の領域と、該第２の領域のそれぞれに少くとも
２つ互いに分離して形成された前記一導電型の第
３の領域と、互いに対向する前記第２の領域に非
整流性接触し、これら対向する前記第２の領域間
の前記第１の領域に整流性接触する金属被膜と、
前記第３の領域のそれぞれに独立して接触する複
数の電極金属とを有することを特徴とする半導体
装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11387080A JPS5737872A (en) | 1980-08-19 | 1980-08-19 | Semiconductor device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11387080A JPS5737872A (en) | 1980-08-19 | 1980-08-19 | Semiconductor device |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5737872A JPS5737872A (en) | 1982-03-02 |
| JPH0120546B2 true JPH0120546B2 (ja) | 1989-04-17 |
Family
ID=14623165
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP11387080A Granted JPS5737872A (en) | 1980-08-19 | 1980-08-19 | Semiconductor device |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5737872A (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61114755A (ja) * | 1984-11-09 | 1986-06-02 | 株式会社御池鐵工所 | 圧縮加熱微砕機 |
-
1980
- 1980-08-19 JP JP11387080A patent/JPS5737872A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5737872A (en) | 1982-03-02 |
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