JPS5961182A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
- Publication number
- JPS5961182A JPS5961182A JP57171373A JP17137382A JPS5961182A JP S5961182 A JPS5961182 A JP S5961182A JP 57171373 A JP57171373 A JP 57171373A JP 17137382 A JP17137382 A JP 17137382A JP S5961182 A JPS5961182 A JP S5961182A
- Authority
- JP
- Japan
- Prior art keywords
- film
- insulating film
- substrate
- oxide film
- gate electrode
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D30/00—Field-effect transistors [FET]
- H10D30/60—Insulated-gate field-effect transistors [IGFET]
Landscapes
- Electrodes Of Semiconductors (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の技術分野〕
本発明は高速度、高集積度を持つＭｒＳ型集撰集積回路
いる半導体装置の製造方法に関する。
いる半導体装置の製造方法に関する。
近年、集積回路の集積度は増加し、いわゆる超ＬＳＩが
研究開発されるに至っている。ところで、集積度を増加
させるには、回路を構成する素子の寸法を小さくして行
く必要がある。ＭＯＳトランジスタの寸法が小さくなり
、特にチャネル長が短かくなるにつれて、いわゆるシコ
ートチャネル効果が生じ、トランジスタの閾値電圧が著
しく低下することが知られている。これは、主としてド
レイン電圧による空乏層がチャネル領域に侵入すること
により、チャネル領域の電荷がダート電圧のみならず、
ドレイン電圧によって大きく影響されているからである
。この／ヨードチャネル効果を防ぐ手段としては、チャ
ネル領域にイオンを注入することによりこの部分の基板
濃度を上げ空乏層の侵入を抑える方法、ダート酸化膜層
を薄くしてダート電極の市、界の影響をより犬きくする
等の方法がある。夛だ、ソース・ドレインの拡散深さく
ＸＤを浅くすると、やはりチャネル領域への空乏層の侵
入が抑えられシロートチャネル効果を防ぐことかで＾る
が、ＸＪを浅くすると通常の工程では拡散層による配線
がソース・ドレインと同時に形成さノするため、捷たは
比例縮小により配線領域の１１６が狭まるため、ソース
・ドレイン及び拡散層による配線領域の層抵抗が高くな
り回路の動作速度が著しく減少するという問題がある。
研究開発されるに至っている。ところで、集積度を増加
させるには、回路を構成する素子の寸法を小さくして行
く必要がある。ＭＯＳトランジスタの寸法が小さくなり
、特にチャネル長が短かくなるにつれて、いわゆるシコ
ートチャネル効果が生じ、トランジスタの閾値電圧が著
しく低下することが知られている。これは、主としてド
レイン電圧による空乏層がチャネル領域に侵入すること
により、チャネル領域の電荷がダート電圧のみならず、
ドレイン電圧によって大きく影響されているからである
。この／ヨードチャネル効果を防ぐ手段としては、チャ
ネル領域にイオンを注入することによりこの部分の基板
濃度を上げ空乏層の侵入を抑える方法、ダート酸化膜層
を薄くしてダート電極の市、界の影響をより犬きくする
等の方法がある。夛だ、ソース・ドレインの拡散深さく
ＸＤを浅くすると、やはりチャネル領域への空乏層の侵
入が抑えられシロートチャネル効果を防ぐことかで＾る
が、ＸＪを浅くすると通常の工程では拡散層による配線
がソース・ドレインと同時に形成さノするため、捷たは
比例縮小により配線領域の１１６が狭まるため、ソース
・ドレイン及び拡散層による配線領域の層抵抗が高くな
り回路の動作速度が著しく減少するという問題がある。
又、このような浅いＰＮ接合をつくって空乏層のチャネ
ル方向への伸びを抑えた場合、いわゆるサーフェスブレ
ークタウンによ、９ ＰＮ接合の逆方向耐圧男□Ｓ低下
し、電源電圧を高くできない。一方、ケ゛−ト電極に関
しても同様の問題を発生する。すなわち、ケ゛−ト電極
材料から力る配線の抵抗が回路の動作速度を制限するよ
うになる。このためエレクトロ・ケミカル・ソサエティ
ー（ＥＣ８）１９８１年秋季ミーティング・アブストラ
クト扁３８１に示されるごとく、ダート電極の表面にタ
ングステン膜を選択的に堆積する方法が試。
ル方向への伸びを抑えた場合、いわゆるサーフェスブレ
ークタウンによ、９ ＰＮ接合の逆方向耐圧男□Ｓ低下
し、電源電圧を高くできない。一方、ケ゛−ト電極に関
しても同様の問題を発生する。すなわち、ケ゛−ト電極
材料から力る配線の抵抗が回路の動作速度を制限するよ
うになる。このためエレクトロ・ケミカル・ソサエティ
ー（ＥＣ８）１９８１年秋季ミーティング・アブストラ
クト扁３８１に示されるごとく、ダート電極の表面にタ
ングステン膜を選択的に堆積する方法が試。
みられている。しかし、この方法では多結晶シリコンダ
ート上にのみＷＭが形成されるため、ソース・ドレイン
拡散層の低抵抗化は実現できず、前記ＭＯＳトランジス
タの微細化による拡散層抵抗の増大には効果がない。
ート上にのみＷＭが形成されるため、ソース・ドレイン
拡散層の低抵抗化は実現できず、前記ＭＯＳトランジス
タの微細化による拡散層抵抗の増大には効果がない。
そこで最近、上記問題を解決するものとして、各種の提
案がなされている。例えばインターナンヨナル・デバイ
ス・ミーティング（ＩＥＤＭ ）１９８１年テクニカル
・ダイノエヌ） （ＩＥＤＭ８１−６４７）に示される
ごとく、ケ゛−ト電極拐料の少くとも側壁を絶縁物で覆
っておき・全面に金属膜を堆積させ、との金属膜とシリ
コンとの間の反応によりソース・ドレインと共にこのソ
ース・ドレイン側部に接続する配線領域ならびに、ダー
ト電極表面にマスク合わせすることなく、ダートと自己
整合した形でメタルシリサイドを設置し、しかるのち、
残部の未反応金属膜を除去することによシ集積密度を損
うことにする方法が提案されている。
案がなされている。例えばインターナンヨナル・デバイ
ス・ミーティング（ＩＥＤＭ ）１９８１年テクニカル
・ダイノエヌ） （ＩＥＤＭ８１−６４７）に示される
ごとく、ケ゛−ト電極拐料の少くとも側壁を絶縁物で覆
っておき・全面に金属膜を堆積させ、との金属膜とシリ
コンとの間の反応によりソース・ドレインと共にこのソ
ース・ドレイン側部に接続する配線領域ならびに、ダー
ト電極表面にマスク合わせすることなく、ダートと自己
整合した形でメタルシリサイドを設置し、しかるのち、
残部の未反応金属膜を除去することによシ集積密度を損
うことにする方法が提案されている。
しかし、この方法を用いてメタルシリサイドを設置する
場合、次のような問題が新たに発生することが判明した
。これを第１図（、）〜（ｃ）に示す工程断面図を蛮照
して説明する。なお、図中１はシリコン基板、２はダー
ト酸化膜、３はダート電極、４はフィールド酸化膜、５
ａ ＋ ５ ｂはソース・ドレイン領域、６は絶縁用
酸化膜、７は薄い酸化膜、８はメタルシリサイド属を示
している。ソース・ドレイン等の拡散層５Ａ。
場合、次のような問題が新たに発生することが判明した
。これを第１図（、）〜（ｃ）に示す工程断面図を蛮照
して説明する。なお、図中１はシリコン基板、２はダー
ト酸化膜、３はダート電極、４はフィールド酸化膜、５
ａ ＋ ５ ｂはソース・ドレイン領域、６は絶縁用
酸化膜、７は薄い酸化膜、８はメタルシリサイド属を示
している。ソース・ドレイン等の拡散層５Ａ。
５ｂをイオン注入法で形成する工程の前あるいは、イオ
ン注入後の活性化のだめの熱工程において、拡散層５ａ
、５ｂならびにゲート電極３上には、薄い酸化膜７等
の成長が起こる（第１図（ａ））。この酸化膜７の成長
七ケ゛−１・電極β材料でちる多結晶シリコン表面での
成長速度がシリコン基板１表面での成長速度に比して太
きい。
ン注入後の活性化のだめの熱工程において、拡散層５ａ
、５ｂならびにゲート電極３上には、薄い酸化膜７等
の成長が起こる（第１図（ａ））。この酸化膜７の成長
七ケ゛−１・電極β材料でちる多結晶シリコン表面での
成長速度がシリコン基板１表面での成長速度に比して太
きい。
一方、メタルシリサイドを形成する場合、金属膜とシリ
コンとの間に僅かな酸化物層が介在すると、シリサイド
の形成は異常となったり、シリサイドの形成が進まない
。このため、シリコン基板１上の拡散層５１！ 、５ｂ
ならびにダート電極３上に同時にシリサイドを形成する
ためには、このような酸化物層７等を取シ除く前処理工
程が金属膜の堆積工程前に不可欠となる。しかも、この
前処理工程では多結晶ノリコン（）１″−ト電極３）上
の酸化膜７等を完全に除去しなければならない。ところ
が、この前処理工程において酸化Ｍ７等の除去に伴いダ
ート電極３の側部の絶縁用酸化膜６が後退し、絶縁不良
を起し易くなる。（第１図（ｅ） 、 、（ｄ） ）。
コンとの間に僅かな酸化物層が介在すると、シリサイド
の形成は異常となったり、シリサイドの形成が進まない
。このため、シリコン基板１上の拡散層５１！ 、５ｂ
ならびにダート電極３上に同時にシリサイドを形成する
ためには、このような酸化物層７等を取シ除く前処理工
程が金属膜の堆積工程前に不可欠となる。しかも、この
前処理工程では多結晶ノリコン（）１″−ト電極３）上
の酸化膜７等を完全に除去しなければならない。ところ
が、この前処理工程において酸化Ｍ７等の除去に伴いダ
ート電極３の側部の絶縁用酸化膜６が後退し、絶縁不良
を起し易くなる。（第１図（ｅ） 、 、（ｄ） ）。
一方、本発明者等は以前からソース・ドレイン拡散層お
よび多結晶シリコンゲート電極上へのＣＶＤ法を用いた
選択的な金属膜の堆積法を同じく検討している。しかし
、この方法でも第１図（ｂ）に示した状態の次にＣＶＤ
法を用い、金属膜を第１図（Ｃ）に示す如く自己整合的
に堆積するもので、前述したンリサイドを用いた場合と
同様にダート電極−ソース・ドレイン間の絶縁用酸化膜
６が後退し、絶縁不良を起し易い。周知のように熱酸化
法によらずに形成された酸化膜６（例えばＣＶＤ５ｉ０
２膜）は熱酸化膜に比べて稠密性が乏しく、例えば稀Ｈ
Ｆ液等による前処理等で著しく後退するため、ダート電
極側壁に残置させる酸化膜としては上記開局が顕在化す
る。
よび多結晶シリコンゲート電極上へのＣＶＤ法を用いた
選択的な金属膜の堆積法を同じく検討している。しかし
、この方法でも第１図（ｂ）に示した状態の次にＣＶＤ
法を用い、金属膜を第１図（Ｃ）に示す如く自己整合的
に堆積するもので、前述したンリサイドを用いた場合と
同様にダート電極−ソース・ドレイン間の絶縁用酸化膜
６が後退し、絶縁不良を起し易い。周知のように熱酸化
法によらずに形成された酸化膜６（例えばＣＶＤ５ｉ０
２膜）は熱酸化膜に比べて稠密性が乏しく、例えば稀Ｈ
Ｆ液等による前処理等で著しく後退するため、ダート電
極側壁に残置させる酸化膜としては上記開局が顕在化す
る。
本発明の目的は、ケ゛−ト電極側壁部に残存せｌ−める
絶縁膜の後退を防止することができ、グー ） ７１（
極とソース・ドレイン領域及び拡散配線領域との間の絶
縁不良を低減させ、信頼性の向上に寄与し得る半導体装
置の製造方法を提供することにある。
絶縁膜の後退を防止することができ、グー ） ７１（
極とソース・ドレイン領域及び拡散配線領域との間の絶
縁不良を低減させ、信頼性の向上に寄与し得る半導体装
置の製造方法を提供することにある。
未発明の骨子は、ダート電極側壁部に残存させる絶縁膜
の耐蝕性を高めることによ）、後続する工程でこの絶縁
膜が後退するのを防止することにある。
の耐蝕性を高めることによ）、後続する工程でこの絶縁
膜が後退するのを防止することにある。
すなわち本発明は、ＭＩＳ型トランノスタのソース・ド
レイン領域及びこれらの少なくとも一方に連接する拡散
配線領域をシリコン基板内に設けた半導体装置を製造す
るに際し、シリコン基板上にケ゛−ト絶縁膜を介してダ
ート電極を形成したのち、上記ダート電極をマスクとし
て上記基板のソース・ドレイン領域及び拡散配線領域に
該基板と逆導電型の不純物をイオン注入し、次いで、上
記基板上の全面に耐蝕性絶縁膜を形成し、次いでこの絶
縁膜を全面エツチングして前記ダート電極の側部にのみ
残存せしめ、しかるのち上記ダート電極、ソース・ドレ
イン領域及び拡散配線領域上に導体膜を自己整合的に選
択形成するようにした方法である。
レイン領域及びこれらの少なくとも一方に連接する拡散
配線領域をシリコン基板内に設けた半導体装置を製造す
るに際し、シリコン基板上にケ゛−ト絶縁膜を介してダ
ート電極を形成したのち、上記ダート電極をマスクとし
て上記基板のソース・ドレイン領域及び拡散配線領域に
該基板と逆導電型の不純物をイオン注入し、次いで、上
記基板上の全面に耐蝕性絶縁膜を形成し、次いでこの絶
縁膜を全面エツチングして前記ダート電極の側部にのみ
残存せしめ、しかるのち上記ダート電極、ソース・ドレ
イン領域及び拡散配線領域上に導体膜を自己整合的に選
択形成するようにした方法である。
本発明によれば、ダート電極側壁に？−ト電極と自己整
合させて耐蝕性絶縁膜を形成することにより、ケ゛−ト
電極上着しくはシリコン基板上に自然に形成される酸化
膜やイオン注入後の活性化のだめのアニール工程におい
て、成長する酸化膜等をエツチングにより除去する等の
工程に際して、ダート電極側部に形成した絶縁膜が除去
され或いは後退することを抑制することができる。この
ため、ダート電極とソース・ドレイン領域及び拡散配線
領域との間の絶縁不良を少なくすることができ、半導体
装置の信頼性を著しく向上させることができる。 。
合させて耐蝕性絶縁膜を形成することにより、ケ゛−ト
電極上着しくはシリコン基板上に自然に形成される酸化
膜やイオン注入後の活性化のだめのアニール工程におい
て、成長する酸化膜等をエツチングにより除去する等の
工程に際して、ダート電極側部に形成した絶縁膜が除去
され或いは後退することを抑制することができる。この
ため、ダート電極とソース・ドレイン領域及び拡散配線
領域との間の絶縁不良を少なくすることができ、半導体
装置の信頼性を著しく向上させることができる。 。
第２図（ａ）〜Ｖは本発明の一実施例に係わるＭＯ８型
半導体装置製造工程を示す断面図である。
半導体装置製造工程を示す断面図である。
まず、第２図（＆）に示す如く通常の工程によって５０
〔Ω儒〕のＰ型シリコン基板１ノ上に、フィールド酸化
膜１２、ダート酸化膜１３、リンドープ多結晶シリコン
膜１．４を順次形成する。
〔Ω儒〕のＰ型シリコン基板１ノ上に、フィールド酸化
膜１２、ダート酸化膜１３、リンドープ多結晶シリコン
膜１．４を順次形成する。
次いで、周知の光露光技術を用いて多結晶シリコン膜１
４を選択エツチングし、ダート電極１５を形成する。続
いて、露出したダート酸化膜１３を除去する。次いで、
熱酸化法を用い第２図（ｂ）に示す如＜ｓｉ基板１１上
に２００ＬＸ〕のシリコン酸化膜１６を形成する。その
後、例えばＡｓを加速電圧４０ ［ｋｅＶ ：）、ドー
スｆｊＡ′１×１０〔ｃｍ−２〕でイオン注入すること
によりソース・ドレイン領域１８ａ 、１８ｂ及び配線
領域１９を形成する。続いて、第２図（Ｃ）に示す如く
気相成長法によりＳｉＯ，２膜２０を全面に約０．３〔
μｍ〕形成する。
４を選択エツチングし、ダート電極１５を形成する。続
いて、露出したダート酸化膜１３を除去する。次いで、
熱酸化法を用い第２図（ｂ）に示す如＜ｓｉ基板１１上
に２００ＬＸ〕のシリコン酸化膜１６を形成する。その
後、例えばＡｓを加速電圧４０ ［ｋｅＶ ：）、ドー
スｆｊＡ′１×１０〔ｃｍ−２〕でイオン注入すること
によりソース・ドレイン領域１８ａ 、１８ｂ及び配線
領域１９を形成する。続いて、第２図（Ｃ）に示す如く
気相成長法によりＳｉＯ，２膜２０を全面に約０．３〔
μｍ〕形成する。
次に上記基板を９００［’Ｃ：］で２０分間アニールす
る。このアニールにより気相成長法で形成しだ５Ｉ０２
膜２０はアニールしない場合に比べて、例えば稀釈Ｈに
水容液に対するエッチ速度が約１７２に低下し、耐蝕性
が著しく向上する。ここで、アニール温度として９００
〔０Ｃ〕を用いたのは、すでにソース・ドレインのイオ
ン注入を行った後の工程であり、ソース・ドレインに打
込んだＡ８イオンを高温でアニールすると熱拡散により
拡散層深さＸｊが深くなりすぎるためであり、前述した
ように微細ＭＯ８ＦＥＴにとって好ましくないというこ
とがらである。Ｘｊののびと気相成長５Ｉ０２膜２ｏの
耐蝕性を考慮すると、アニール温度は８５０〜９ ｓ
ｏ ＩＩ”Ｃ）の間に選択することが望ましい。８５０
〜９５０ Ｃ’Ｃ）における熱工程は、Ａ８の拡散深さ
をほとんど変化させることがない。
る。このアニールにより気相成長法で形成しだ５Ｉ０２
膜２０はアニールしない場合に比べて、例えば稀釈Ｈに
水容液に対するエッチ速度が約１７２に低下し、耐蝕性
が著しく向上する。ここで、アニール温度として９００
〔０Ｃ〕を用いたのは、すでにソース・ドレインのイオ
ン注入を行った後の工程であり、ソース・ドレインに打
込んだＡ８イオンを高温でアニールすると熱拡散により
拡散層深さＸｊが深くなりすぎるためであり、前述した
ように微細ＭＯ８ＦＥＴにとって好ましくないというこ
とがらである。Ｘｊののびと気相成長５Ｉ０２膜２ｏの
耐蝕性を考慮すると、アニール温度は８５０〜９ ｓ
ｏ ＩＩ”Ｃ）の間に選択することが望ましい。８５０
〜９５０ Ｃ’Ｃ）における熱工程は、Ａ８の拡散深さ
をほとんど変化させることがない。
次に、エツチングに方向性のあるリアクティブイオンエ
ツチング法等を用い、気相成長５Ｉ０２膜２０を約０．
３〔μｍ〕エツチング除去し、第２図（ｄ）に示す如く
多結晶シリコンゲート電極１５の両側部にのみ、その側
壁を覆うようにシリコン酸化膜２ｏを残す。続いて、表
面を洗浄したノチ、再び約１ｏｏ〔ｘ〕の５Ｉｏ２膜２
１をｓＩの露出表面に形成し、その後再度Ａｓを加速電
圧４゜［ｋｅＶ’） ト−、ｅ 場５ Ｘ １０””
ＣＣｍ−２〕でイオン注入する。この２回目のイオン注
入を行う理由は、フィールド酸化膜１．２と拡散層１９
との境界部分でフィールド酸化膜１２が後退することに
より、この部分で拡散層の深さが浅くなりすき゛ること
を防止するためである。々お、第灸回目Ａｓイオン注入
における加速電圧を、例えば８０ ［ｋｅＶ］に増加さ
せ絶縁膜２ｏ直下のダート側部とは拡散の深さを変化さ
せることも可能である。
ツチング法等を用い、気相成長５Ｉ０２膜２０を約０．
３〔μｍ〕エツチング除去し、第２図（ｄ）に示す如く
多結晶シリコンゲート電極１５の両側部にのみ、その側
壁を覆うようにシリコン酸化膜２ｏを残す。続いて、表
面を洗浄したノチ、再び約１ｏｏ〔ｘ〕の５Ｉｏ２膜２
１をｓＩの露出表面に形成し、その後再度Ａｓを加速電
圧４゜［ｋｅＶ’） ト−、ｅ 場５ Ｘ １０””
ＣＣｍ−２〕でイオン注入する。この２回目のイオン注
入を行う理由は、フィールド酸化膜１．２と拡散層１９
との境界部分でフィールド酸化膜１２が後退することに
より、この部分で拡散層の深さが浅くなりすき゛ること
を防止するためである。々お、第灸回目Ａｓイオン注入
における加速電圧を、例えば８０ ［ｋｅＶ］に増加さ
せ絶縁膜２ｏ直下のダート側部とは拡散の深さを変化さ
せることも可能である。
次に、１００ｏ〔０ｃ〕で２０分間Ｎ２雰囲気中でイオ
ン注入層を活性化したのち、例えば稀ＨＦ水溶液を用い
て拡散層１８１Ｌ、１８ｂ 、１９上ならびに多結晶ン
リコンヶ°−ト電極１５上のＳ ｒ ０２膜２１を除去
する。このとき前記シリコン酸化膜２ｏは殆んど後退し
なかった。次いでｘ５ｏｏ［Ｘ）程度形成した。このと
きタンゲスチン膜２２はＳｌ上にのみ選択的に成長し、
絶縁膜２０上には形成されない。つまり、セルファライ
ンで形成されることになる。これ以降は通常の製造工程
に従って例えば層間絶縁膜としてゾラスマＳｉＮ膜を基
体全面に形成し、コンタクトホール、Ａ／配線等を形成
することによってＭＯＳ ）ランリスタが完成すること
になる。
ン注入層を活性化したのち、例えば稀ＨＦ水溶液を用い
て拡散層１８１Ｌ、１８ｂ 、１９上ならびに多結晶ン
リコンヶ°−ト電極１５上のＳ ｒ ０２膜２１を除去
する。このとき前記シリコン酸化膜２ｏは殆んど後退し
なかった。次いでｘ５ｏｏ［Ｘ）程度形成した。このと
きタンゲスチン膜２２はＳｌ上にのみ選択的に成長し、
絶縁膜２０上には形成されない。つまり、セルファライ
ンで形成されることになる。これ以降は通常の製造工程
に従って例えば層間絶縁膜としてゾラスマＳｉＮ膜を基
体全面に形成し、コンタクトホール、Ａ／配線等を形成
することによってＭＯＳ ）ランリスタが完成すること
になる。
カくシて、作成されたＭＯＳ ）ランリスタは、ソース
・ドレイン領域及びケ゛−ト電極上に１５００〔Ｘ〕の
タングステンが形成されているため、ソース・ドレイン
領域の／−ト抵抗は１ ［、Ｑ／ｉコ）という極めて低
い抵抗が得られ、従来法に比べて〜ＩＡＯの低抵抗を実
現でき拡散層配線抵抗による信号の遅延を著しく減少さ
せることができだ。′１だ、前述したタングステン膜を
Ｓｉ上のみに選択的に成長させる方法と同様に、例えば
、白金（ｐｔ ）等の金属を真空蒸着し、続いて例えば
５５０〔０Ｃ〕で１０分程アニールすることによシＳｔ
と接触（Ｓｌの露出部分）した金属（ｐｔ）を選択的に
シリサイド化させることにより、多結晶ンリコンダート
、ソース・ドレイン領域及び拡散層配線上に、選択的に
シリサイド（ＰｔＳｉ）を形成することも可能である。
・ドレイン領域及びケ゛−ト電極上に１５００〔Ｘ〕の
タングステンが形成されているため、ソース・ドレイン
領域の／−ト抵抗は１ ［、Ｑ／ｉコ）という極めて低
い抵抗が得られ、従来法に比べて〜ＩＡＯの低抵抗を実
現でき拡散層配線抵抗による信号の遅延を著しく減少さ
せることができだ。′１だ、前述したタングステン膜を
Ｓｉ上のみに選択的に成長させる方法と同様に、例えば
、白金（ｐｔ ）等の金属を真空蒸着し、続いて例えば
５５０〔０Ｃ〕で１０分程アニールすることによシＳｔ
と接触（Ｓｌの露出部分）した金属（ｐｔ）を選択的に
シリサイド化させることにより、多結晶ンリコンダート
、ソース・ドレイン領域及び拡散層配線上に、選択的に
シリサイド（ＰｔＳｉ）を形成することも可能である。
そして、金属を選択的に成長させる場合においても、シ
リサイドを選択的に形成する場合においても、ダート多
結晶シリコン側部の絶縁用シリコン酸化膜の耐蝕性が増
加しているので、金属膜の選択形成前の稀訂水溶液によ
る前処理時における該酸化膜の後退或いは膜厚の減少は
小さく抑えられ、絶縁不良の発生は大幅に低減された。
リサイドを選択的に形成する場合においても、ダート多
結晶シリコン側部の絶縁用シリコン酸化膜の耐蝕性が増
加しているので、金属膜の選択形成前の稀訂水溶液によ
る前処理時における該酸化膜の後退或いは膜厚の減少は
小さく抑えられ、絶縁不良の発生は大幅に低減された。
なお、本発明は上述した実施例に限定されるものではガ
い。実施例では、ゲート′６極側壁部に残置させる絶縁
膜として気相成長法により形成した５１０２膜のみを示
し、耐蝕性絶縁膜として８５０〜９５０［’Ｃ）で熱処
理した気相成長８１０２膜を示したが、耐蝕性絶縁膜と
しては、５ｔＯ２膜に比べ稠密であり、捷た稀ＨＦ水溶
液に殆んど侵されないシリコン窒化膜を用いることがで
きる。さらにイオンシレーティング法で形成されたシリ
コン酸化膜も、気相成長法で形成し九Ｓ ＋ ０２膜に
比べ耐蝕性が優れており用いることが可能である。また
、耐蝕性絶縁膜として、上述した被膜の他にこれらの被
膜の複合膜を用いることも可能である。その他、本発明
の要旨を逸脱しない範囲で、種々変形して実施すること
ができる。
い。実施例では、ゲート′６極側壁部に残置させる絶縁
膜として気相成長法により形成した５１０２膜のみを示
し、耐蝕性絶縁膜として８５０〜９５０［’Ｃ）で熱処
理した気相成長８１０２膜を示したが、耐蝕性絶縁膜と
しては、５ｔＯ２膜に比べ稠密であり、捷た稀ＨＦ水溶
液に殆んど侵されないシリコン窒化膜を用いることがで
きる。さらにイオンシレーティング法で形成されたシリ
コン酸化膜も、気相成長法で形成し九Ｓ ＋ ０２膜に
比べ耐蝕性が優れており用いることが可能である。また
、耐蝕性絶縁膜として、上述した被膜の他にこれらの被
膜の複合膜を用いることも可能である。その他、本発明
の要旨を逸脱しない範囲で、種々変形して実施すること
ができる。
第１図（、）〜（ｃ）は従来方法の問題点を説明するた
めの工程断面図、笛２図（、）〜（、）は本発明の一実
施例に係わるＭＯＳ ）ランリスタ製造工程を示す断面
図である。 １１・・・／リコン基板、１２・・・フィールド酸化膜
、１３・・・ダート酸化膜（ケ゛−ト絶縁膜）、ノ４・
・・多結晶シリコン膜、１５・・・ダート電極、１６．
２１・・・薄い酸化膜、１８ｐｒ 、１８ｂ・・・ソー
ス・ドレイン領域、１９・・・拡散配線領域、２０・・
・シリコン酸化膜（絶縁膜）％２２・・・タングステン
膜（導体膜）。
めの工程断面図、笛２図（、）〜（、）は本発明の一実
施例に係わるＭＯＳ ）ランリスタ製造工程を示す断面
図である。 １１・・・／リコン基板、１２・・・フィールド酸化膜
、１３・・・ダート酸化膜（ケ゛−ト絶縁膜）、ノ４・
・・多結晶シリコン膜、１５・・・ダート電極、１６．
２１・・・薄い酸化膜、１８ｐｒ 、１８ｂ・・・ソー
ス・ドレイン領域、１９・・・拡散配線領域、２０・・
・シリコン酸化膜（絶縁膜）％２２・・・タングステン
膜（導体膜）。
Claims (3)
- （１） ＭＩＳ型トランジスタのソース・ドレイン領
域及びこれらの少なくとも一方に連接する拡散配線領域
をシリコン基板内に設けた半導体装置を製造する方法に
おいて、シリコン基板上にダート絶縁膜を介してケ゛−
ト電極を形成する工程と、上記ダート電極をマスクとし
て上記基板のソース・ドレイン及び拡散配線領域に該基
板と逆導電型の不純物をイオン注入する工程と、上記基
板上の全面に耐蝕性絶縁膜を形成する工程と、上記絶縁
膜を全面エツチングして前記グー ） ｆｆ１ｔ極の側
部にのみ残存せしめる工程と、次いテｉｉ、Ｉ記り−）
電％ 、ソース・ドレイン領域及び拡散配線領域上に導
体膜を自己整合的に選択形成する工程とを具備したこと
を特徴とする半導体装置の製造方法。 - （２） 前記耐蝕性絶縁膜を形成する工程は、前〜９
５０ （’Ｃ）の温度で熱処理することである特許請求
の範囲第１項記載の半導体装置の製造方法。 - （３） 前記耐蝕性絶縁膜を形成する工程は、前記基
板上の全面にイオンブレーティング法によりシリコン酸
化膜を堆精することである特許請求の範囲第１項記載の
半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57171373A JPS5961182A (ja) | 1982-09-30 | 1982-09-30 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57171373A JPS5961182A (ja) | 1982-09-30 | 1982-09-30 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS5961182A true JPS5961182A (ja) | 1984-04-07 |
Family
ID=15921973
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57171373A Pending JPS5961182A (ja) | 1982-09-30 | 1982-09-30 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5961182A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62274665A (ja) * | 1986-05-22 | 1987-11-28 | Nec Corp | 半導体装置の製造方法 |
| JPS635566A (ja) * | 1986-06-25 | 1988-01-11 | Nec Corp | 半導体装置の製造方法 |
| JPS63150965A (ja) * | 1986-12-15 | 1988-06-23 | Toshiba Corp | 半導体装置の製造方法 |
| US5132758A (en) * | 1988-02-12 | 1992-07-21 | Hitachi, Ltd. | Semiconductor device and manufacturing method thereof |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5444482A (en) * | 1977-09-14 | 1979-04-07 | Matsushita Electric Ind Co Ltd | Mos type semiconductor device and its manufacture |
-
1982
- 1982-09-30 JP JP57171373A patent/JPS5961182A/ja active Pending
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5444482A (en) * | 1977-09-14 | 1979-04-07 | Matsushita Electric Ind Co Ltd | Mos type semiconductor device and its manufacture |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62274665A (ja) * | 1986-05-22 | 1987-11-28 | Nec Corp | 半導体装置の製造方法 |
| JPS635566A (ja) * | 1986-06-25 | 1988-01-11 | Nec Corp | 半導体装置の製造方法 |
| JPS63150965A (ja) * | 1986-12-15 | 1988-06-23 | Toshiba Corp | 半導体装置の製造方法 |
| US5132758A (en) * | 1988-02-12 | 1992-07-21 | Hitachi, Ltd. | Semiconductor device and manufacturing method thereof |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US6441444B1 (en) | Semiconductor device having a nitride barrier for preventing formation of structural defects | |
| EP0459398B1 (en) | Manufacturing method of a channel in MOS semiconductor devices | |
| US7449403B2 (en) | Method for manufacturing semiconductor device | |
| JPH0576176B2 (ja) | ||
| KR20050084030A (ko) | 도핑된 고유전 측벽 스페이서들을 구비한 전계 효과트랜지스터의 드레인/소스 확장 구조 | |
| US7413954B2 (en) | Insulated gate semiconductor device and manufacturing method of the same | |
| JPS5961182A (ja) | 半導体装置の製造方法 | |
| JPH0298143A (ja) | Ｌｄｄ構造ポリシリコン薄膜トランジスタの製造方法 | |
| CN100481333C (zh) | 具有不同金属硅化物部分的半导体器件的制造方法 | |
| JP2000077429A (ja) | 半導体装置の製造方法 | |
| JPS62285468A (ja) | Ｌｄｄ電界効果トランジスタの製造方法 | |
| KR101009350B1 (ko) | 폴리실리콘 도핑방법 및 이를 이용한 듀얼-폴리 게이트제조방법 | |
| US6365471B1 (en) | Method for producing PMOS devices | |
| JP3455742B2 (ja) | 半導体装置 | |
| KR100540339B1 (ko) | 반도체 제조 공정에 있어서의 게이트 구조 형성 방법 | |
| KR100611786B1 (ko) | Ｍｏｓ 트랜지스터 제조 방법 | |
| KR100855283B1 (ko) | 캐패시터 형성 방법 | |
| JPS58115861A (ja) | 半導体装置及びその製造方法 | |
| JPS628028B2 (ja) | ||
| JPS6156448A (ja) | 相補型半導体装置の製造方法 | |
| JP3373839B2 (ja) | 半導体装置 | |
| JP2000196073A (ja) | 半導体装置の製造方法 | |
| RU1322929C (ru) | Способ изготовлени МДП-транзисторов интегральных микросхем | |
| JPH11163123A (ja) | 半導体基板内に狭い熱酸化シリコンサイドアイソレーション領域を形成する方法およびそれにより製造されるｍｏｓ半導体装置 | |
| JPS60193330A (ja) | 半導体への不純物拡散方法 |