JPH0120552B2 - - Google Patents
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- Publication number
- JPH0120552B2 JPH0120552B2 JP55182745A JP18274580A JPH0120552B2 JP H0120552 B2 JPH0120552 B2 JP H0120552B2 JP 55182745 A JP55182745 A JP 55182745A JP 18274580 A JP18274580 A JP 18274580A JP H0120552 B2 JPH0120552 B2 JP H0120552B2
- Authority
- JP
- Japan
- Prior art keywords
- channel
- layer
- depletion layer
- floating gate
- depletion
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired
Links
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D8/00—Diodes
- H10D8/812—Charge-trapping diodes
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D30/00—Field-effect transistors [FET]
- H10D30/60—Insulated-gate field-effect transistors [IGFET]
- H10D30/68—Floating-gate IGFETs
- H10D30/681—Floating-gate IGFETs having only two programming levels
- H10D30/683—Floating-gate IGFETs having only two programming levels programmed by tunnelling of carriers, e.g. Fowler-Nordheim tunnelling
Landscapes
- Static Random-Access Memory (AREA)
- Semiconductor Memories (AREA)
- Non-Volatile Memory (AREA)
Description
【発明の詳細な説明】
本発明は不揮発性半導体記憶装置、特に、フロ
ーテイングゲート形の不揮発性半導体記憶装置に
関する。
ーテイングゲート形の不揮発性半導体記憶装置に
関する。
不揮発性半導体記憶装置としてフローテイング
形のものは広く知られている。従来のフローテイ
ング形の不揮発性半導体記憶装置においては、半
導体基板にソース、ドレインおよびチヤネル領域
を形成し、また、チヤネル領域上に絶縁膜を介し
てフローテイングゲートを形成し、さらに、フロ
ーテイングゲート上に絶縁膜を介してコントロー
ルゲートを形成している。この装置の書込みは、
キヤリアをトンネル効果もしくはアバランシブレ
ークダウンによりフローテイングゲートに注入す
ることにより行われる。従つて、たとえば、ｎチ
ヤネル形装置であれば、フローテイングゲートに
電子が注入されるとスレツシユホールド値は高く
なり、他方、フローテイングゲートから電子が掃
出されるとスレツシユホールド値が低くなる。こ
のような２つの状態が記憶状態“１”および
“０”に相当する。すなわち、コントロールゲー
トに所定電圧を印加した場合に、チヤネル領域に
おけるチヤネルの有無に対応したオン状態および
オフ状態が記憶状態“１”および“０”に相当す
る。
形のものは広く知られている。従来のフローテイ
ング形の不揮発性半導体記憶装置においては、半
導体基板にソース、ドレインおよびチヤネル領域
を形成し、また、チヤネル領域上に絶縁膜を介し
てフローテイングゲートを形成し、さらに、フロ
ーテイングゲート上に絶縁膜を介してコントロー
ルゲートを形成している。この装置の書込みは、
キヤリアをトンネル効果もしくはアバランシブレ
ークダウンによりフローテイングゲートに注入す
ることにより行われる。従つて、たとえば、ｎチ
ヤネル形装置であれば、フローテイングゲートに
電子が注入されるとスレツシユホールド値は高く
なり、他方、フローテイングゲートから電子が掃
出されるとスレツシユホールド値が低くなる。こ
のような２つの状態が記憶状態“１”および
“０”に相当する。すなわち、コントロールゲー
トに所定電圧を印加した場合に、チヤネル領域に
おけるチヤネルの有無に対応したオン状態および
オフ状態が記憶状態“１”および“０”に相当す
る。
しかしながら、上述の従来形においては、各メ
モリセルに２つの不純物拡散層、すなわちソース
領域およびドレイン領域を必要とするために、セ
ル面積が大きくなり、従つて、装置の集積度が低
いという問題点がある。
モリセルに２つの不純物拡散層、すなわちソース
領域およびドレイン領域を必要とするために、セ
ル面積が大きくなり、従つて、装置の集積度が低
いという問題点がある。
また、上述の不純物拡散層を１つにしてセル面
積を小さくし、従つて、装置の集積度を高めたも
のがある（参照：特開昭54−148341号公報）。し
かしながら、このものにおいては、書込動作およ
び消去動作はアバランシブレークダウンを利用し
ているために、他の高濃度の不純物拡散層を設け
なければならず、この結果、製造コストが高くな
り、また、セル面積の改良が不充分であり、従つ
て、装置の集積度の向上が不充分であつた。
積を小さくし、従つて、装置の集積度を高めたも
のがある（参照：特開昭54−148341号公報）。し
かしながら、このものにおいては、書込動作およ
び消去動作はアバランシブレークダウンを利用し
ているために、他の高濃度の不純物拡散層を設け
なければならず、この結果、製造コストが高くな
り、また、セル面積の改良が不充分であり、従つ
て、装置の集積度の向上が不充分であつた。
本発明の目的は、各メモリセルには唯１つの不
純物拡散層を設け、記憶状態“１”および“０”
はチヤネル領域下に発生する空欠層の有無を対応
させると共に、書込動作および消去動作をトンネ
ル効果によつて行うことにより、セル面積を小さ
くし、従つて、集積度を高め、前述の従来形にお
ける問題点を解決することにある。
純物拡散層を設け、記憶状態“１”および“０”
はチヤネル領域下に発生する空欠層の有無を対応
させると共に、書込動作および消去動作をトンネ
ル効果によつて行うことにより、セル面積を小さ
くし、従つて、集積度を高め、前述の従来形にお
ける問題点を解決することにある。
以下、図面により本発明の実施例を説明する。
第１図は本発明の一実施例としての不揮発性半
導体記憶装置の断面図である。第１図において、
ｐ―形半導体基板１には比較的厚いフイールド絶
縁膜２及びチヤネルストツプ用拡散領域１′が形
成される。フイールド絶縁膜１が存在しないアク
テイブ領域には、不純物拡散領域３およびチヤネ
ル領域４が形成される。この場合、不純物拡散領
域３はリン（Ｐ）あるいはヒ素（As）をドープ
することによつて得られる高濃度のn+拡散層で
ある。チヤネル領域４上には第１の絶縁膜５が形
成され、さらに、絶縁膜５上にはフローテイング
ゲート６が形成される。また、フローテイングゲ
ート６上には第２の絶縁膜７が形成され、さらに
第２の絶縁膜７上にはコントロールゲート８が形
成される。本発明においては、第１図において、
１つのみの不純物拡散領域３しか存在していない
ことが特徴である。なお、第１図の装置において
は、全体を覆う絶縁膜たとえばPSG膜および各
セル間を接続する配線等も存在するが、省略して
ある。
導体記憶装置の断面図である。第１図において、
ｐ―形半導体基板１には比較的厚いフイールド絶
縁膜２及びチヤネルストツプ用拡散領域１′が形
成される。フイールド絶縁膜１が存在しないアク
テイブ領域には、不純物拡散領域３およびチヤネ
ル領域４が形成される。この場合、不純物拡散領
域３はリン（Ｐ）あるいはヒ素（As）をドープ
することによつて得られる高濃度のn+拡散層で
ある。チヤネル領域４上には第１の絶縁膜５が形
成され、さらに、絶縁膜５上にはフローテイング
ゲート６が形成される。また、フローテイングゲ
ート６上には第２の絶縁膜７が形成され、さらに
第２の絶縁膜７上にはコントロールゲート８が形
成される。本発明においては、第１図において、
１つのみの不純物拡散領域３しか存在していない
ことが特徴である。なお、第１図の装置において
は、全体を覆う絶縁膜たとえばPSG膜および各
セル間を接続する配線等も存在するが、省略して
ある。
第１図の装置の書込および消去動作はトンネル
効果を利用して行う。トンネル効果を利用して電
子を半導体基板１からフローテイングゲート６に
注入する場合には、ビツト線端子Ｂの電位をゼロ
とし且つワード線端子Ｗの電位を正の高電圧にす
る。また、フローテイングゲート６の電子を半導
体基板１に掃出する場合には、ビツト線端子Ｂの
電位を正の電圧にし且つワード線端子Ｗの電位を
負の高電圧にする。なお、このような書込および
消去動作は２つの不純物拡散領域が存在する従来
形の場合にも同様である。
効果を利用して行う。トンネル効果を利用して電
子を半導体基板１からフローテイングゲート６に
注入する場合には、ビツト線端子Ｂの電位をゼロ
とし且つワード線端子Ｗの電位を正の高電圧にす
る。また、フローテイングゲート６の電子を半導
体基板１に掃出する場合には、ビツト線端子Ｂの
電位を正の電圧にし且つワード線端子Ｗの電位を
負の高電圧にする。なお、このような書込および
消去動作は２つの不純物拡散領域が存在する従来
形の場合にも同様である。
次に、第１図の装置の読出動作について説明す
る。第２図Ａおよび第２図Ｂは第１図の装置の読
出動作を説明するための概略的な断面図である。
なお、チヤネルストツプ用拡散層１′は省略して
ある。第２図Ａはフローテイングゲート６に電子
が蓄積されている状態を示し、第２図Ｂはフロー
テイングゲート６に電子が存在しない状態を示
す。なお、第２図Ａおよび第２図Ｂにおいて、ビ
ツト線端子Ｂは浮遊状態にし、ワード線端子Ｗに
は所定の正電圧（ただし、比較的低い）を印加し
てある。
る。第２図Ａおよび第２図Ｂは第１図の装置の読
出動作を説明するための概略的な断面図である。
なお、チヤネルストツプ用拡散層１′は省略して
ある。第２図Ａはフローテイングゲート６に電子
が蓄積されている状態を示し、第２図Ｂはフロー
テイングゲート６に電子が存在しない状態を示
す。なお、第２図Ａおよび第２図Ｂにおいて、ビ
ツト線端子Ｂは浮遊状態にし、ワード線端子Ｗに
は所定の正電圧（ただし、比較的低い）を印加し
てある。
第２図Ａに示すように、フローテイングゲート
６に電子が存在するために、チヤネル領域４に小
さい空乏層９が存在するのに対し、第２図Ｂに示
すように、フローテイングゲート６に電子が存在
しないとチヤネル領域４に大きな空乏層９′が存
在する。従つて、第２図Ｂにおいて、ワード線端
子Ｗに正電圧を印加した瞬間には、空乏層が成長
するので、矢印Ｘに示すように電子が不純物拡散
領域３から空乏層へ向かつて流れる。従つて、こ
のようにして生ずる電流を検知することにより記
憶状態“１”もしくは“０”を読出すことができ
る。この場合、この電流の大きさは絶縁膜５と絶
縁膜７の和の厚さおよびチヤネル領域４の面積に
よつて決定される。
６に電子が存在するために、チヤネル領域４に小
さい空乏層９が存在するのに対し、第２図Ｂに示
すように、フローテイングゲート６に電子が存在
しないとチヤネル領域４に大きな空乏層９′が存
在する。従つて、第２図Ｂにおいて、ワード線端
子Ｗに正電圧を印加した瞬間には、空乏層が成長
するので、矢印Ｘに示すように電子が不純物拡散
領域３から空乏層へ向かつて流れる。従つて、こ
のようにして生ずる電流を検知することにより記
憶状態“１”もしくは“０”を読出すことができ
る。この場合、この電流の大きさは絶縁膜５と絶
縁膜７の和の厚さおよびチヤネル領域４の面積に
よつて決定される。
第３図は、上述の空乏層へ流込む電荷による電
流を検知するためのセンスアツプ回路の回路図を
示す。第３図において、Q1，Q2，Q3はゲートト
ランジスタ、Q4，Q5はロードトランジスタ、Q6，
Q7はドライブトランジスタである。Ｃは第２図
Ａの空乏層９もしくは第２図Ｂの空乏層９′を模
写的に示し、DCは第１図と同一な構成でチヤネ
ル領域の面積大体半分であるダミーセルの空乏層
を模写的に示したものである。
流を検知するためのセンスアツプ回路の回路図を
示す。第３図において、Q1，Q2，Q3はゲートト
ランジスタ、Q4，Q5はロードトランジスタ、Q6，
Q7はドライブトランジスタである。Ｃは第２図
Ａの空乏層９もしくは第２図Ｂの空乏層９′を模
写的に示し、DCは第１図と同一な構成でチヤネ
ル領域の面積大体半分であるダミーセルの空乏層
を模写的に示したものである。
ゲートトランジスタQ2，Q3をオン状態にして、
空乏層Ｃ，DCに接続されている両方のビツト線
の電圧を同一の値（VDD―Vth）にセツトした
後、再び、ゲートトランジスタQ2，Q3をオフ状
態に戻す。その後、ダミーセルのゲートワード線
に正電圧を印加すると、たとえば、第２図Ａの場
合には、空乏層Ｃ中に注入される電荷よりも、空
乏層DC中に注入される電荷の方が大きいため、
空乏層Ｃに接続されているビツト線の方が空乏層
DCに接続されているビツト線よりも電圧が高く
なる。この両方の電圧は直ちに、各々トランジス
タQ4，Q5のゲートに伝達される。ここで、トラ
ンジスタQ1のゲートにVLEが印加されるとトラン
ジスタQ1，Q4，Q5，Q6，Q7で形成されるフリツ
プフロツプ回路が駆動して出力端子Voの電位は
ローレベルにセツトされ、読み出しが完了する。
空乏層Ｃ，DCに接続されている両方のビツト線
の電圧を同一の値（VDD―Vth）にセツトした
後、再び、ゲートトランジスタQ2，Q3をオフ状
態に戻す。その後、ダミーセルのゲートワード線
に正電圧を印加すると、たとえば、第２図Ａの場
合には、空乏層Ｃ中に注入される電荷よりも、空
乏層DC中に注入される電荷の方が大きいため、
空乏層Ｃに接続されているビツト線の方が空乏層
DCに接続されているビツト線よりも電圧が高く
なる。この両方の電圧は直ちに、各々トランジス
タQ4，Q5のゲートに伝達される。ここで、トラ
ンジスタQ1のゲートにVLEが印加されるとトラン
ジスタQ1，Q4，Q5，Q6，Q7で形成されるフリツ
プフロツプ回路が駆動して出力端子Voの電位は
ローレベルにセツトされ、読み出しが完了する。
他方、第２図Ｂの場合には、空乏層Ｃに接続さ
れたビツト線の方が空乏層DCに接続されている
ビツト線より電圧が低くなり、出力端子Voの電
位はハイレベルになつて読み出しが完了する。
れたビツト線の方が空乏層DCに接続されている
ビツト線より電圧が低くなり、出力端子Voの電
位はハイレベルになつて読み出しが完了する。
以上説明したように本発明によれば、不純物拡
散領域を従来形に比べて減少しているので、装置
の集積度を高めることができ、前述の従来形にお
ける問題点の解決に役立つものである。
散領域を従来形に比べて減少しているので、装置
の集積度を高めることができ、前述の従来形にお
ける問題点の解決に役立つものである。
第１図は本発明の一実施例としてのフローテイ
ング形の不揮発性半導体記憶装置の断面図、第２
図Ａおよび第２図Ｂは第１図の装置の読出動作を
説明するための断面図、第３図は第１図の装置の
読出信号をセンスするセンスアンプ回路の回路図
である。 １……半導体基板、１′……チヤネルストツプ
拡散層、２……フイールド絶縁膜、３……不純物
拡散領域、４……チヤネル領域、５……第１の絶
縁膜、６……フローテイングゲート、７……第２
の絶縁膜、８……コントロールゲート、９……空
乏層。
ング形の不揮発性半導体記憶装置の断面図、第２
図Ａおよび第２図Ｂは第１図の装置の読出動作を
説明するための断面図、第３図は第１図の装置の
読出信号をセンスするセンスアンプ回路の回路図
である。 １……半導体基板、１′……チヤネルストツプ
拡散層、２……フイールド絶縁膜、３……不純物
拡散領域、４……チヤネル領域、５……第１の絶
縁膜、６……フローテイングゲート、７……第２
の絶縁膜、８……コントロールゲート、９……空
乏層。
Claims (1)
- １ 一導電型の半導体基体を具備し、該半導体基
体の一つの素子領域内に、チヤネル領域と該半導
体基体とは反対導電型の唯一の不純物領域とを設
け、かつ該チヤネル領域上に、フローテイングゲ
ートと該フローテイングゲート上に絶縁膜を介し
てコントロールゲートとを設け、前記チヤネル領
域の空乏層の大きさに応じて記憶状態“１”およ
び“０”を設定し、前記フローテイングゲートへ
の書込動作および消去動作をトンネル効果によつ
て行うことを特徴とする不揮発性半導体記憶装
置。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP55182745A JPS57107076A (en) | 1980-12-25 | 1980-12-25 | Non-volatile semiconductor memory unit |
| DE8181306143T DE3174858D1 (en) | 1980-12-25 | 1981-12-24 | Nonvolatile semiconductor memory device |
| EP81306143A EP0056195B1 (en) | 1980-12-25 | 1981-12-24 | Nonvolatile semiconductor memory device |
| US06/746,452 US4672409A (en) | 1980-12-25 | 1985-06-19 | Nonvolatile semiconductor memory device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP55182745A JPS57107076A (en) | 1980-12-25 | 1980-12-25 | Non-volatile semiconductor memory unit |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS57107076A JPS57107076A (en) | 1982-07-03 |
| JPH0120552B2 true JPH0120552B2 (ja) | 1989-04-17 |
Family
ID=16123688
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP55182745A Granted JPS57107076A (en) | 1980-12-25 | 1980-12-25 | Non-volatile semiconductor memory unit |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS57107076A (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS59147461A (ja) * | 1983-02-10 | 1984-08-23 | Seiko Instr & Electronics Ltd | 半導体不揮発性メモリ |
-
1980
- 1980-12-25 JP JP55182745A patent/JPS57107076A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS57107076A (en) | 1982-07-03 |
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