JPS5958868A - 半導体不揮発性メモリ - Google Patents
半導体不揮発性メモリInfo
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- JPS5958868A JPS5958868A JP57169005A JP16900582A JPS5958868A JP S5958868 A JPS5958868 A JP S5958868A JP 57169005 A JP57169005 A JP 57169005A JP 16900582 A JP16900582 A JP 16900582A JP S5958868 A JPS5958868 A JP S5958868A
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- JP
- Japan
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- gate
- film
- floating gate
- insulating film
- region
- Prior art date
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- Pending
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Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D30/00—Field-effect transistors [FET]
- H10D30/60—Insulated-gate field-effect transistors [IGFET]
- H10D30/68—Floating-gate IGFETs
- H10D30/681—Floating-gate IGFETs having only two programming levels
- H10D30/683—Floating-gate IGFETs having only two programming levels programmed by tunnelling of carriers, e.g. Fowler-Nordheim tunnelling
Landscapes
- Non-Volatile Memory (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明はＭＩＳ型トランジスタを用いた電気的に書込み
、消去可能な不揮発性メモリに関するものである。
、消去可能な不揮発性メモリに関するものである。
従来、この種のメモリ素子としては窒化膜−酸化膜の界
面準位をキャリア蓄積に利用した、いわゆるＭＮＯＳ型
トランジスタと、２重ゲート構造で第１ケートが直流的
に浮いているフローティングゲート型トランジスタとが
あるが、ＭＮＯ８ＷＩ−ランジスタの注入キャリアの保
持特性は一般にフローティングゲート型に比べて悪く、
また従来用いられている構造のフローティングゲート型
トランジスタにおいても動作時にドレイン空乏層領域で
高電界のためホットキャリアが発生し、それが酸化膜を
通ってゲートに飛び込むことにより蓄積キャリアの消失
が生ずる等の現象があるため、書き込み、消去速度の向
上あるいは書き込み、消去電流の低減を図って注入キャ
リア量を減らそうとするとやは°り十分な保持特性が得
られないという欠点があった。またキャリア蓄積のだめ
のトンネル注入を行なう場合、従来の素子ではチャンネ
ル領域上の酸化膜をトンネル酸化膜として用いるためメ
モリの書き換えを繰返し行なうとトンネル酸化膜の劣化
が生じ、トランジスタの閾値電圧の変動が起こって保持
特性が悪化するという欠点があった。上記第１の欠点を
克服するために考えられた方法としてフローティングゲ
ートをドレイン、ソース領域から離しホットキャリアの
注入を防止して保持特性の向上を目脂したいわゆるオフ
セント構造のトランジスタがあるが、オフセット領域の
反転層形成のため高い電圧が必要で、低電圧動作には向
かない。また上記第２の欠点に関してはオフセット構造
は何ら改善の方策とはならない。
面準位をキャリア蓄積に利用した、いわゆるＭＮＯＳ型
トランジスタと、２重ゲート構造で第１ケートが直流的
に浮いているフローティングゲート型トランジスタとが
あるが、ＭＮＯ８ＷＩ−ランジスタの注入キャリアの保
持特性は一般にフローティングゲート型に比べて悪く、
また従来用いられている構造のフローティングゲート型
トランジスタにおいても動作時にドレイン空乏層領域で
高電界のためホットキャリアが発生し、それが酸化膜を
通ってゲートに飛び込むことにより蓄積キャリアの消失
が生ずる等の現象があるため、書き込み、消去速度の向
上あるいは書き込み、消去電流の低減を図って注入キャ
リア量を減らそうとするとやは°り十分な保持特性が得
られないという欠点があった。またキャリア蓄積のだめ
のトンネル注入を行なう場合、従来の素子ではチャンネ
ル領域上の酸化膜をトンネル酸化膜として用いるためメ
モリの書き換えを繰返し行なうとトンネル酸化膜の劣化
が生じ、トランジスタの閾値電圧の変動が起こって保持
特性が悪化するという欠点があった。上記第１の欠点を
克服するために考えられた方法としてフローティングゲ
ートをドレイン、ソース領域から離しホットキャリアの
注入を防止して保持特性の向上を目脂したいわゆるオフ
セント構造のトランジスタがあるが、オフセット領域の
反転層形成のため高い電圧が必要で、低電圧動作には向
かない。また上記第２の欠点に関してはオフセット構造
は何ら改善の方策とはならない。
本発明は以上のような状況を鑑みて行なわれたものであ
り、半導体不揮発性メモリの保持特性の向上、低電圧動
作化、高速書き込み・消去動作を可能とする方式を提供
することを目的とする。
り、半導体不揮発性メモリの保持特性の向上、低電圧動
作化、高速書き込み・消去動作を可能とする方式を提供
することを目的とする。
本発明で用いる不揮発性メモリトランジスタはフローテ
ィングゲートのドレイン側のみをオフセット構造として
保持特性を向上させると同時に、デプレッション型のノ
ーマリイ・オン構造を用いることによって低電圧読み出
し動作を可能とし、さらにキャリアの注入にはチャンネ
ル領域上のゲート酸化膜を用いずフローティングゲート
上の酸化膜を用いてチャンネル領域上のゲート酸化膜の
劣化を防止し、キャリア書き込みを繰り返し行なっても
安定なトランジスタ特性を示すようにしたものである。
ィングゲートのドレイン側のみをオフセット構造として
保持特性を向上させると同時に、デプレッション型のノ
ーマリイ・オン構造を用いることによって低電圧読み出
し動作を可能とし、さらにキャリアの注入にはチャンネ
ル領域上のゲート酸化膜を用いずフローティングゲート
上の酸化膜を用いてチャンネル領域上のゲート酸化膜の
劣化を防止し、キャリア書き込みを繰り返し行なっても
安定なトランジスタ特性を示すようにしたものである。
以下本発明の実施例について図面と共に説明する。
第１図は本発明による不揮発性メモリトランジスタの一
具体例を示すものであって、ソース、チャンネル領域、
ドレインを含む断面を表わしたものであり、１は半導体
基板、２および３は各々基板と反対の導電型の拡散層で
ソースおよびドレインを表わしたものである。４は基板
と反対の導電型の不純物をイオン注入で打込むことによ
って形成されたチャンネルであって、６のフローティン
グゲートに蓄積キャリアの無い場合にトランジスタのド
レイン−ソース間を導通させる役割を果しており、フロ
ーティングゲートにチャンネル内の多数キャリアと同種
のキャリアが注入された場合には空乏層あるいは反転層
および空乏層がチャンネル領域に誘導されることにより
、チャンネルコンダクタンスが極めて小となって、いわ
ゆるカットオフ状態を生じさせるようになっている。斯
かる状態はフローティングゲート下のチャンネル領域に
のみ生じる状態であるが、チャンネルの一部全カノドオ
フとすればドレイン−ソース間をカットオフとするには
十分であるからオフセント構造にしたことによる問題は
何ら生じない。したがってフローティングゲートのドレ
インからの距離全正確な位置合わせで決める必要は一切
生じないため製造が容易であるという利点がある。フロ
ーティングゲートへのキャリアの注入は第２図の８およ
び８′で示した制御ゲートおよび注入ゲートを使って行
なう。なお第２図では第１図と同じ領域を表わす場合に
は第１図と同じ番号を記した。以下に示す図においても
同様である。
具体例を示すものであって、ソース、チャンネル領域、
ドレインを含む断面を表わしたものであり、１は半導体
基板、２および３は各々基板と反対の導電型の拡散層で
ソースおよびドレインを表わしたものである。４は基板
と反対の導電型の不純物をイオン注入で打込むことによ
って形成されたチャンネルであって、６のフローティン
グゲートに蓄積キャリアの無い場合にトランジスタのド
レイン−ソース間を導通させる役割を果しており、フロ
ーティングゲートにチャンネル内の多数キャリアと同種
のキャリアが注入された場合には空乏層あるいは反転層
および空乏層がチャンネル領域に誘導されることにより
、チャンネルコンダクタンスが極めて小となって、いわ
ゆるカットオフ状態を生じさせるようになっている。斯
かる状態はフローティングゲート下のチャンネル領域に
のみ生じる状態であるが、チャンネルの一部全カノドオ
フとすればドレイン−ソース間をカットオフとするには
十分であるからオフセント構造にしたことによる問題は
何ら生じない。したがってフローティングゲートのドレ
インからの距離全正確な位置合わせで決める必要は一切
生じないため製造が容易であるという利点がある。フロ
ーティングゲートへのキャリアの注入は第２図の８およ
び８′で示した制御ゲートおよび注入ゲートを使って行
なう。なお第２図では第１図と同じ領域を表わす場合に
は第１図と同じ番号を記した。以下に示す図においても
同様である。
さて、制御ゲートとフローティングゲート、注入ゲート
とフローティングゲートは薄い絶縁膜７および１３を通
して各々容量結合しているため、制御ゲートと注入ゲー
トに適当な電圧全印加するとフローティングゲートには
各ゲート間の容量に応じた電位が誘起され、絶縁膜７お
よび１３には各部の電位差に対応した電界が加わること
になり、この電界がｐｏｗｌｅｒ−（’Ｊｏｒｄｈｅｉ
ｍ トンネルを生じさせるに十分な大きさであれば絶縁
膜を通してトンネル電流が流れることになる。然るに、
キャリアの注入を効率良く行なうためには絶縁膜の一方
、即ち１３の部分においてのみトンネルが生じることが
重要で、そのためには１３の絶縁膜に加わる電界が７の
絶縁膜に加わる電界よりも大きいという条件を満足しな
ければならない。一方、注入電圧は１３の絶縁膜の厚さ
に比例して大きくなるため、キャリアの書き込み、消去
電圧を下げるためには１３の絶縁膜を薄くする必要があ
るが、これは逆に注入ゲートとフローティングゲートの
容量を大きくするため、斯かるゲート間に分圧される電
圧が小さくなり、注入を効率良く行うことがむずかしい
。注入ゲート領域のフローティングゲートに対する面積
および絶縁膜厚をＳｌおよびｔｌ＋制御ゲート領域のフ
ローティングゲートに対する面積および絶縁膜厚ｔ８２
およびｔ２とし、両頭域の絶縁膜質が同じであるとする
と、第１の領域（注入ゲート領域）の絶縁膜に加わる電
界Ｅ１および第２の領域の絶縁膜に加わる電界Ｅ２ は
注入電圧Ｖに対し次式で表わされる。
とフローティングゲートは薄い絶縁膜７および１３を通
して各々容量結合しているため、制御ゲートと注入ゲー
トに適当な電圧全印加するとフローティングゲートには
各ゲート間の容量に応じた電位が誘起され、絶縁膜７お
よび１３には各部の電位差に対応した電界が加わること
になり、この電界がｐｏｗｌｅｒ−（’Ｊｏｒｄｈｅｉ
ｍ トンネルを生じさせるに十分な大きさであれば絶縁
膜を通してトンネル電流が流れることになる。然るに、
キャリアの注入を効率良く行なうためには絶縁膜の一方
、即ち１３の部分においてのみトンネルが生じることが
重要で、そのためには１３の絶縁膜に加わる電界が７の
絶縁膜に加わる電界よりも大きいという条件を満足しな
ければならない。一方、注入電圧は１３の絶縁膜の厚さ
に比例して大きくなるため、キャリアの書き込み、消去
電圧を下げるためには１３の絶縁膜を薄くする必要があ
るが、これは逆に注入ゲートとフローティングゲートの
容量を大きくするため、斯かるゲート間に分圧される電
圧が小さくなり、注入を効率良く行うことがむずかしい
。注入ゲート領域のフローティングゲートに対する面積
および絶縁膜厚をＳｌおよびｔｌ＋制御ゲート領域のフ
ローティングゲートに対する面積および絶縁膜厚ｔ８２
およびｔ２とし、両頭域の絶縁膜質が同じであるとする
と、第１の領域（注入ゲート領域）の絶縁膜に加わる電
界Ｅ１および第２の領域の絶縁膜に加わる電界Ｅ２ は
注入電圧Ｖに対し次式で表わされる。
Ｅｌ−Ｖ／（ｔｔ ＋（ｓｓ／ｓｘ ） ｔ２） ＋Ｅ
２＝Ｖ／（’ｔ２＋（８２／８１ ） ｔｔ ）・・・
・・・（１）Ｅ１／ Ｅ２ ”＝ ” ２ ／ ３１
・・・・・・（２）したがって８２）
Ｓｌとすることによってキャリアを注入ゲートからのみ
注入するようにすればキャリアの注入効率が上げられ、
合わせてｔｌ＜ｔ２とすることによって注入電圧を低減
することが可能である。第１図、第２図はそのような例
を示したものであり、トランジスタの平面配置図を示す
と第３図に示したようになる。図で点線内が１トランジ
スタセルを表わしていて、３は拡散層のビット線、１１
はワード線、８は制御線、１４は書き込み・消去線でセ
ルへの書き込み、消去には８゜１４の線を、セルの読み
出しには３，１１の線を用いる。今、ｎチャンネル素子
の場合を例にして説明すると、メモリを゛０″状態から
゛１″状態に変化させるためにはフローティングゲート
に電子を注入する必要があるので、制御ゲートヲ接地電
位にして注入ゲートに負電圧を加える。このときワード
線は接地電位にするのが望ましいが、必ずしもその必要
はない。電子は注入ゲートからフローティングゲートに
注入され、負電位を生じて１”状態となる。消去する場
合には逆に注入ゲートに正電圧を印加すると今度は電子
はフロー千・・・〜ゲートから注入ゲートにトンネルし
、蓄積キャリアが消失して″０″状態に戻る。読み出し
の場合はワード線およびビット線はフローティング状態
にしておき、読み出しアドレスのところにあるメモリセ
ルのワード線を接地電位に落としてビット線から情報を
読み出せば良い。
２＝Ｖ／（’ｔ２＋（８２／８１ ） ｔｔ ）・・・
・・・（１）Ｅ１／ Ｅ２ ”＝ ” ２ ／ ３１
・・・・・・（２）したがって８２）
Ｓｌとすることによってキャリアを注入ゲートからのみ
注入するようにすればキャリアの注入効率が上げられ、
合わせてｔｌ＜ｔ２とすることによって注入電圧を低減
することが可能である。第１図、第２図はそのような例
を示したものであり、トランジスタの平面配置図を示す
と第３図に示したようになる。図で点線内が１トランジ
スタセルを表わしていて、３は拡散層のビット線、１１
はワード線、８は制御線、１４は書き込み・消去線でセ
ルへの書き込み、消去には８゜１４の線を、セルの読み
出しには３，１１の線を用いる。今、ｎチャンネル素子
の場合を例にして説明すると、メモリを゛０″状態から
゛１″状態に変化させるためにはフローティングゲート
に電子を注入する必要があるので、制御ゲートヲ接地電
位にして注入ゲートに負電圧を加える。このときワード
線は接地電位にするのが望ましいが、必ずしもその必要
はない。電子は注入ゲートからフローティングゲートに
注入され、負電位を生じて１”状態となる。消去する場
合には逆に注入ゲートに正電圧を印加すると今度は電子
はフロー千・・・〜ゲートから注入ゲートにトンネルし
、蓄積キャリアが消失して″０″状態に戻る。読み出し
の場合はワード線およびビット線はフローティング状態
にしておき、読み出しアドレスのところにあるメモリセ
ルのワード線を接地電位に落としてビット線から情報を
読み出せば良い。
他に書き込み、消去の方法として負電位を用いないやり
方もできる。即ち常に注入ゲート側からキャリアの注入
が起こる構造となっていることを利用して書き込みの場
合には注入ゲートヲ接地電位とし制御ゲートに正電圧を
印加することによって電子をフローティングゲートに注
入し″′１″状態とする。この場合にもワード線等は制
御ゲートと同電位にするのが好ましいが、必ずしもその
必要はない。消去の場合には制御ゲートを接地電位とし
、注入ゲートに正電圧を印加して蓄積キャリアを流出さ
せる。読み出す場合には制御ゲートを接地電位としてか
ら前述の方法と同様にして読み出せば良い。
方もできる。即ち常に注入ゲート側からキャリアの注入
が起こる構造となっていることを利用して書き込みの場
合には注入ゲートヲ接地電位とし制御ゲートに正電圧を
印加することによって電子をフローティングゲートに注
入し″′１″状態とする。この場合にもワード線等は制
御ゲートと同電位にするのが好ましいが、必ずしもその
必要はない。消去の場合には制御ゲートを接地電位とし
、注入ゲートに正電圧を印加して蓄積キャリアを流出さ
せる。読み出す場合には制御ゲートを接地電位としてか
ら前述の方法と同様にして読み出せば良い。
次に本実施例のメモリトランジスタの製造方法をｎチャ
ンネルの場合について説明する。まずｐ型半導体基板上
に選択酸化技術を用いて素子分離領域１２を形成する。
ンネルの場合について説明する。まずｐ型半導体基板上
に選択酸化技術を用いて素子分離領域１２を形成する。
このとき素子分離領域下には予めイオン注入技術によっ
てボロン等のｐ型不純物が打込まれており、累子間のチ
ャンネルストッパ層１７全形成している。次にフォトレ
ジストを塗布しフォ） ＩＪソグラフィ技術を用いてチ
ャンネルとなる領域上のレジストのみを取り除き、その
上からリン等のｎ型不純物をイオン注入することによシ
チャンネルを形成し、レジストを除去して第４図（ａｌ
のようになる。第４図は第２図の断面に対応している。
てボロン等のｐ型不純物が打込まれており、累子間のチ
ャンネルストッパ層１７全形成している。次にフォトレ
ジストを塗布しフォ） ＩＪソグラフィ技術を用いてチ
ャンネルとなる領域上のレジストのみを取り除き、その
上からリン等のｎ型不純物をイオン注入することによシ
チャンネルを形成し、レジストを除去して第４図（ａｌ
のようになる。第４図は第２図の断面に対応している。
次にゲート電極材を成長させ、フォ） ＩＪソグラフィ
技術を用いてフローティングゲート６となる領域のパタ
ーン化を行ない、さらに１００〜５００Ａ程度の薄い酸
化膜７′をフローティンググー４上に成長させた後、パ
ターニングを行なって注入領域の酸化膜のみをエツチン
グして除去する（第４図（ｂ））。次に１ｏｏＸ以下の
極めて薄い酸化膜を成長させてトンネル酸化膜１３金形
成した後、第２のゲート電極材を成長させバタ一二ング
を行なって注入ゲート８′および制御ゲート８を形成す
る（第４図（Ｃ））。このとき第１図に対応する断面を
示したのが第５図である。この後、第２のゲート電極材
上に薄い酸化膜を成長させた後、第１および第２のゲー
ト電極材をマスクとしてイオン注入技術によｐ砒素等の
ｎ型不純物を基板に打チ込んでソースおよびドレインと
なるｎ 領域を形成し、リンガラスを０．５μ〜１．５
μ程度堆積させた後、ソース拡散層領域および注入ゲー
ト領域へのコンタクト開口を行ない、その上にアルミ等
の金属配線材を堆積してリソグラフィ技術を用イタパタ
ーニングを行ないワード線および書き込み・消去線を形
成して第１図および第２図のような構造を得る。このよ
う表装法を用いるとチャンネル上のゲート酸化膜、制御
ゲート下の酸化膜。
技術を用いてフローティングゲート６となる領域のパタ
ーン化を行ない、さらに１００〜５００Ａ程度の薄い酸
化膜７′をフローティンググー４上に成長させた後、パ
ターニングを行なって注入領域の酸化膜のみをエツチン
グして除去する（第４図（ｂ））。次に１ｏｏＸ以下の
極めて薄い酸化膜を成長させてトンネル酸化膜１３金形
成した後、第２のゲート電極材を成長させバタ一二ング
を行なって注入ゲート８′および制御ゲート８を形成す
る（第４図（Ｃ））。このとき第１図に対応する断面を
示したのが第５図である。この後、第２のゲート電極材
上に薄い酸化膜を成長させた後、第１および第２のゲー
ト電極材をマスクとしてイオン注入技術によｐ砒素等の
ｎ型不純物を基板に打チ込んでソースおよびドレインと
なるｎ 領域を形成し、リンガラスを０．５μ〜１．５
μ程度堆積させた後、ソース拡散層領域および注入ゲー
ト領域へのコンタクト開口を行ない、その上にアルミ等
の金属配線材を堆積してリソグラフィ技術を用イタパタ
ーニングを行ないワード線および書き込み・消去線を形
成して第１図および第２図のような構造を得る。このよ
う表装法を用いるとチャンネル上のゲート酸化膜、制御
ゲート下の酸化膜。
注入ゲート下のトンネル酸化膜の各々の膜厚が別々に設
定できるためトランジスタの設計が楽であるという特徴
がある。
定できるためトランジスタの設計が楽であるという特徴
がある。
以上はｎチャンネル素子の場合について述べたが、ｐ−
チャンネル素子に対しても本発明が同様に適用されるこ
とは明らかでおる。また、ゲート絶縁膜５．制御ゲート
絶縁膜７．注入ゲート絶縁膜１３の一部あるいは全部に
酸化膜ではなく他の絶縁膜を用いても本発明の効果は何
ら失なわれるものではガい。
チャンネル素子に対しても本発明が同様に適用されるこ
とは明らかでおる。また、ゲート絶縁膜５．制御ゲート
絶縁膜７．注入ゲート絶縁膜１３の一部あるいは全部に
酸化膜ではなく他の絶縁膜を用いても本発明の効果は何
ら失なわれるものではガい。
本発明は以上説明したようにフローティングゲート型の
半導体不揮発性メモリセルをオフセット構造およびデプ
レッション型とし、且つ、トンネル注入領域をチャンネ
ル領域でないところに設けることにより、保持特性の向
上、低電圧書き込み・消去、読み出し特性の安定化を実
現することが可能であり、さらに、保持特性が良いため
書き込み・消去電流あるいは書き込み・消去時間を減少
させて、書き込み・消去時間の高速化を実現できるもの
である。
半導体不揮発性メモリセルをオフセット構造およびデプ
レッション型とし、且つ、トンネル注入領域をチャンネ
ル領域でないところに設けることにより、保持特性の向
上、低電圧書き込み・消去、読み出し特性の安定化を実
現することが可能であり、さらに、保持特性が良いため
書き込み・消去電流あるいは書き込み・消去時間を減少
させて、書き込み・消去時間の高速化を実現できるもの
である。
第１図は本発明の不揮発性メモリの断面図の１例を、第
２図は同じく本発明のメモリヲ第１図と異なる方向から
みた断面図の１例を、第３図は同じく本発明のメモリの
集積回路上での平面配置図の１例を、第４図ｆａｔ〜（
Ｃ１は各々本発明の不揮発性メモリの製造プロセスの工
程順断面図を、第５図は同じく本発明のメモリの製造プ
ロセスの工程断面図を第４図とは異なる方向からみたも
のをそれぞれ示す。 なお図において、１・・・・・・半導体基板、２・・・
・・・ソース拡散層領域、３・・・・・・ドレイン拡散
層領域、４・・・・・・チャンネル領域、５・・・・・
・ゲート絶縁膜、６・・・・・・フローティングゲー）
、７．７’・・・・・絶縁膜、８・・・・・・制御ゲー
ト、８′・・・・・・注入ゲート、９・・・・・・絶縁
膜、１０・・・・・・ＰＥＧ膜、１１・・・・・・金属
配線、１２・・・・・・フィールド絶縁膜、１３・・・
・・・絶縁膜、１４・・・・・・金属配線、１５・・・
・・・コンタクト領域、１６・・・・・・コンタクト領
域、１７・・・・・・素子間分離用不純物領域、である
。 第 Ｚ 図 １◇ 第３ 図 （Ｃ） 第４ 図 第Ｓ 圀
２図は同じく本発明のメモリヲ第１図と異なる方向から
みた断面図の１例を、第３図は同じく本発明のメモリの
集積回路上での平面配置図の１例を、第４図ｆａｔ〜（
Ｃ１は各々本発明の不揮発性メモリの製造プロセスの工
程順断面図を、第５図は同じく本発明のメモリの製造プ
ロセスの工程断面図を第４図とは異なる方向からみたも
のをそれぞれ示す。 なお図において、１・・・・・・半導体基板、２・・・
・・・ソース拡散層領域、３・・・・・・ドレイン拡散
層領域、４・・・・・・チャンネル領域、５・・・・・
・ゲート絶縁膜、６・・・・・・フローティングゲー）
、７．７’・・・・・絶縁膜、８・・・・・・制御ゲー
ト、８′・・・・・・注入ゲート、９・・・・・・絶縁
膜、１０・・・・・・ＰＥＧ膜、１１・・・・・・金属
配線、１２・・・・・・フィールド絶縁膜、１３・・・
・・・絶縁膜、１４・・・・・・金属配線、１５・・・
・・・コンタクト領域、１６・・・・・・コンタクト領
域、１７・・・・・・素子間分離用不純物領域、である
。 第 Ｚ 図 １◇ 第３ 図 （Ｃ） 第４ 図 第Ｓ 圀
Claims (5)
- （１）ＭＩＳ（金属−絶縁物一半導体）構造のトランジ
スタにおいて、ゲート電極とドレイン拡散層との間にオ
フセット領域が設けられかつ該ＭＩＳトランジスタがデ
プレッション型であることを特徴とする半導体不揮発性
メモリ。 - （２）蓄積領域としてフローティングゲートヲ用いるこ
とｔ−Ｗ徴とする特許請求の範囲第（１）項記載の半導
体不揮発性メモリ。 - （３） キャリアの注入をチャンネル領域からではな
く、フローティングゲート上に設けたトンネル注入領域
から行なうことｆｅ％徴とする特許請求の範囲第（２）
項記載の半導体不揮発性メモリ。 - （４） フローティングゲート上に設けた制御ゲート
および注入ゲートとの間の絶縁膜厚が制御ゲートとの間
で厚く、注入ゲートとの間で薄いことを特徴とする特許
請求の範囲第（３）項記載の半導体不揮発性メモリ。 - （５） フローティングゲート上に設けた制御ゲート
および注入ゲートの面積が、制御ゲートで大きく、注入
ゲートで小さいこと’ＩＦ−％徴とする特許請求の範囲
第（３）項記載の半導体不揮発性メモリ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57169005A JPS5958868A (ja) | 1982-09-28 | 1982-09-28 | 半導体不揮発性メモリ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57169005A JPS5958868A (ja) | 1982-09-28 | 1982-09-28 | 半導体不揮発性メモリ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS5958868A true JPS5958868A (ja) | 1984-04-04 |
Family
ID=15878573
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57169005A Pending JPS5958868A (ja) | 1982-09-28 | 1982-09-28 | 半導体不揮発性メモリ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5958868A (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| BE1004424A3 (nl) * | 1991-01-31 | 1992-11-17 | Imec Inter Uni Micro Electr | Transistorstruktuur voor uitwisbare en programmeerbare geheugens. |
| US5619051A (en) * | 1994-06-27 | 1997-04-08 | Nec Corporation | Semiconductor nonvolatile memory cell |
| US6009013A (en) * | 1992-01-29 | 1999-12-28 | Interuniversitair Micro-Elektronica Centrum Vzw | Contactless array configuration for semiconductor memories |
| US6243293B1 (en) | 1992-01-29 | 2001-06-05 | Interuniversitair Micro-Elektronica Centrum | Contacted cell array configuration for erasable and programmable semiconductor memories |
| DE19817127C2 (de) * | 1997-09-04 | 2001-07-12 | Mitsubishi Electric Corp | Nichtflüchtige Halbleiterspeichervorrichtungen mit schwebender Gateelektrode, Steuer- und Löschelektrode und zugehöriges Herstellungsverfahren |
-
1982
- 1982-09-28 JP JP57169005A patent/JPS5958868A/ja active Pending
Cited By (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| BE1004424A3 (nl) * | 1991-01-31 | 1992-11-17 | Imec Inter Uni Micro Electr | Transistorstruktuur voor uitwisbare en programmeerbare geheugens. |
| EP0740306A3 (en) * | 1991-01-31 | 1996-11-13 | Interuniversitair Microelektronica Centrum Vzw | Method of programming a semiconductor memory device |
| KR100280051B1 (ko) * | 1991-01-31 | 2001-02-01 | 에르. 반 오버슈트래텐 | 삭제 및 프로그램가능 반도체 기억장치로 사용되는 eeprom셀 구조를 이용한 비-휘발성 반도체 기억장치 및 플로오팅 게이트 트랜지스터 프로그래밍방법 |
| US6009013A (en) * | 1992-01-29 | 1999-12-28 | Interuniversitair Micro-Elektronica Centrum Vzw | Contactless array configuration for semiconductor memories |
| US6243293B1 (en) | 1992-01-29 | 2001-06-05 | Interuniversitair Micro-Elektronica Centrum | Contacted cell array configuration for erasable and programmable semiconductor memories |
| US5619051A (en) * | 1994-06-27 | 1997-04-08 | Nec Corporation | Semiconductor nonvolatile memory cell |
| DE19817127C2 (de) * | 1997-09-04 | 2001-07-12 | Mitsubishi Electric Corp | Nichtflüchtige Halbleiterspeichervorrichtungen mit schwebender Gateelektrode, Steuer- und Löschelektrode und zugehöriges Herstellungsverfahren |
| US6329688B1 (en) | 1997-09-04 | 2001-12-11 | Mitsubishi Denki Kabushiki Kaisha | Nonvolatile semiconductor memory device and method of manufacturing the same |
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