JPH01205546A - 半導体集積回路装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、半導体集積回路装置、特に、マスタースライ
ス方式あるいはスタンダードセル方式等で形成される半
導体集積回路装置に関する。

〔従来の技術〕

たとえば、マスクスライス方式で形成される半導体集積
回路装置は、一枚のシリコン・チップ上に多数の機能ブ
ロックを構成しておき、各機能ブロック間を接続する配
線パターンを品種によって変更するようにしているもの
である。

そして、前記配線パターンは、製品としての要求を満た
す種々の情報に基づいて、コンピュータの助けをかりて
行なっている。

〔発明が解決しようとする課題〕

しかし、上述の半導体集積回路装置は、その−部分にお
いて、高い周波数をもつ信号が流れる個所が存在する場
合が往々にしである。

この高い周波数をもつ信号は、微細加工された配線に流
れる際、該周波数に比例して電流値が増大し、これによ
り該配線にエレン１−口・マイグレーションをひき起こ
し、断線を生ぜしぬるものである。

この弊害を除くため、高い周波数をもつ信号が流れる個
所のみの配線において、断面積を大きくすることが考え
られる。

しかし、コンピュータによって自動配線する際、その形
成領域にチャネル格子が定義され、この格子に沿って一
定の配線幅で配線が形成されるようにプログラム設定さ
れている事情を有する。

したがって、高い周波数をもつ信号が流れる個所のみの
幅線幅を大きくすることは、該プログラムの大幅な変更
を余儀なくされ、製造過程を煩雑にさせてしまうもので
あった。

本発明は、このような事情に基ついてなされたものであ
り、従来の製造方法に大幅な変更を加えないで、配線の
任意の個所にエレクトロ・マイグレーションを生せしめ
ないようにした半導体集積回路装置を提供することを１
ｊ的とする。

〔課題を解決するための手段〕

このような課題を解決するために、本発明は、一枚のシ
リコン・チップ上に多数の機能ブロックを構成しておき
、各機能ブロック間を接続する配線パターンを品種によ
って変更するように形成する半導体集積回路装置におい
て、高い周波数の信号が流れる配線部か、２本以−１−
の配線の並列接続によって構成されているものである。

〔作用〕

このように構成した半導体集積回路装置は、高い周波数
の信号が流れる配線部が、２本以上の配線の並列接続に
よって構成されているため、前記信号が分流されて流れ
ることになる。このため、電流値の増加を抑えることが
でき、ニレ９１〜口・マイクレージョンの発生を防止す
ることができるようになる。

また、配線の並列接続は、配線形成領域のチャネル格子
にそのまま沿って形成できることから、あらかじめ設定
されているプログラムの僅かな変更によっても形成する
ことができる。

したがって、従来の製造方法を大幅に変更を加えないで
、配線の任意の個所にエレクトロ・マイグレーションを
生ぜしめないようにできる。

〔実施例〕

以下、本発明による半導体集積回路装置の一実施例を図
面を用いて説明する。

まず、第２図において、−射的な従来の回路（第２図（
ａ））に対して、本発明による回路を第２図（ｂ）に示
す。第２図（ｂ）において、ＮＡＮＩ）回路２０１．　
インバータ回路２０２．および　ｊ　− Ｎ　ＯＲ回路２０３があり、信号Ｓ、および信号Ｓ。

が前記ＮＡＮＤ回路２０１に入力されるようになってい
る。前記信号ＳユＪ８２のうち、特に信号Ｓ。

は２本の並列接続されたアルミニウム配線層２２０を介
して前記Ｎ　Ａ、　Ｎ　Ｉ）回路２０１に人力されるよ
うになっている。このＮＡＮＤ回路２０１の出力は、や
はり２本の並列接続されたアルミニウム配線層２２０を
介して前記インバータ回路２０２に人力されるようにな
っている。このインバータ回路２０２の出力は、また２
本の並列接続されたアルミニウム配線層２０２を介して
、前記ＮＯＲ回路２０３の一入力端子に入力されるよう
になっている。なお、前記Ｎ　ＯＲ回路２０３の他の入
力端子には、図示しない他の回路からの信号が一本のア
ルミニウム配線層２１１を介して入力されるようになっ
ている。そして、前記ＮＯＲ回路２０３の出力は、２本
の並列接続されたアルミニウム配線層２２０を介して他
の図示しない回路に入力されるようになっている。

上述の構成における信号経路のうち、２本の並列接続さ
れたアルミニウム配線層２２０で形成される部分は、高
い周波数の信号が流れる部分に対応している。

上述に示した回路のうち、ＮＡＮＤ回路２０１とインバ
ータ回路２０２間のアルミニウム配線層を半導体チップ
」二に形成される場合の一実施例を第１図に示す。同図
において、ＮＡＮＤ回路２０１の信号Ｓ１が入力される
入力端子、および出力端子、インバータ回路２０２の入
力端子および出力端子に、それぞれ、２本の並列接続さ
れたアルミニウム配線層１０１，１０２および１０３が
接続されている。

これら各配線層は、同図において仮想された縦線１０４
および横線１０５からなるチャネル格子（予めコンピュ
ータで定められている）に沿って配置され、その線幅は
、コンピュータでやはり予め設定されている一定幅で形
成される。

この場合、各配線層の配置において、第３図（ａ）に示
すように、２本の各配線層３０１，３０２を隣接させて
平行配置させることにより、各配線Ｍ３０Ｆ、３０２に
流れる電流を等分させることが望ましい。

また、第３図（ａ）において、例えば配線層３０２を−
・層目、配線Ｍ　３０　コ−を二層とするいわゆる多層
配線構造とするようにしてもよい。

そして、前記多層配線構造において、交差する部分があ
る場合、その交差部をスルホール３０３を介して互いに
接続させるようにしてもよい。

さらに、機能ブロック３０４と３０５との間は２本の並
列接続された配線層、機能ブロック３０５と３０６との
間は、−本の配線層で構成する場合、第３図（ｃ）に示
すように、前記機能ブロック３０４と３０６とを接続す
る一層目の配線層３０２と、前記機能ブロック３０４と
３０５とを接続する二層目の配線層３０１と、を構成し
、それらの交差部を前記機能ブロック側に近接させ、こ
の交差部においてスルホール３０７を介して互いに接続
させるようにしてもよい。

第４図は多重配線時に用いるグー１〜回路のセル構造の
一実施例で、論理図（Ａ）、回路図（Ｂ）及びレイアウ
ト図（Ｃ）についてそれぞれ示したものである。第４図
において、ａ、ｂ、ｃ、ａｌ。

”２１　ｂｌｌ　ｂ２１　Ｑ□Ｔ　ｃ２はセルの端子で
あり、各端子は配線ピッチの整数倍の間隔で並んでいる
。

４０１は２人力ＮＡＮＤゲー１−の論理シンボル、４０
２．４−０３はＰＭＯ８，ＮＭＯＳトランジスタの回路
シンボル、４０４はＭＯ８＋−ランジスタのソース、ド
レイン領域となる拡散層パターン、４０５は４０４との
共通領域がＭＯＳトランジスタのゲートとなるポリＳ１
パターン、４０６はセル内のＡＱ配線を表わしたシンボ
ル、４０７は４０４．４．０５と４．０６を接続するた
めのコンタク１−ホールのシンボルである。第４図の論
理図、回路図、レイアウト図は全て２人力ＮＡＮＤゲー
トのセルを表わしており、第４図（ａ）は多重配線を行
なわないときに用いるセルであり、第４図（ｂ）は多重
配線用のセルとして２重配線を行なうときに用いるセル
である。第４図（ａ）では４０１の３つの入出力に対し
て、ａ、ｂ、ｃを定義している。一方、第４図（ｂ）は
４０１の３つの人出力に対して、それぞれ２ケづつ同電
位の端子ａ１とａｌｌ　ｂ、とｂ２１ＣＩと０２を定義
している。

そして、多重配線を行なう場合は、多重配線用のセルを
用い、同電位端子と同電位端子を一対一に全て接続する
ことにより、多重配線を実現できる。

」二層、実施例では２本の並列された配線層で形成した
ものであるが、これに限らず、２本以上であってもよい
ことはもちろんである。

〔発明の効果〕

以」二説明したように、本発明による半導体集積回路装
置によれば、従来の製造方法に大幅な変更を加えないで
、配線の任意の個所にエレクトロ・マイクレージョンを
生せしめないようにすることかできる。

【図面の簡単な説明】

第１−図は本発明による半導体集積回路装置の一実施例
を示す構成図、第２図は本発明による半導体集積回路装
置を論理図で示した説明図、第３図は本発明による半導
体集積回路装置の配線部の実施例を示した構成図、第４
図は本発明による半導体集積回路装置を従来のものと比
較した論理図、回路図、レイアウト図である。 ２０１・ＮＡＮＤ回路、２０２・・・インバータ回路、
１０１．１０２，１０３・７＃ミ、：、ラム配ｍ層、１
０４．１０５・・・コンピュータによって設定されるチ
ャネル格子。

Claims (1)

【特許請求の範囲】
1. １、一枚のシリコン・チップ上に多数の機能ブロックを
   構成しておき、各機能ブロック間を接続する配線パター
   ンを品種によって変更するように形成する半導体集積回
   路装置において、高い周波数の信号が流れる配線部が、
   ２本以上の配線の並列接続によって構成されていること
   を特徴とする半導体集積回路装置。