JPH01207934A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPH01207934A JPH01207934A JP3332888A JP3332888A JPH01207934A JP H01207934 A JPH01207934 A JP H01207934A JP 3332888 A JP3332888 A JP 3332888A JP 3332888 A JP3332888 A JP 3332888A JP H01207934 A JPH01207934 A JP H01207934A
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- semiconductor
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- semiconductor substrate
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Links
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Landscapes
- Formation Of Insulating Films (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は半導体装置の製造方法に関する。
従来、半導体装置の製造においては、半導体基板の一宇
面に半導体素子からなる回路を多数形成するとともに、
半導体素子形成領域の面に対しては、製造工程中で汚染
や、傷かつかなり１にようＧこ、パッシベーション膜の
ようなある程度の防護手段か施されているが、片側の面
は素地のままにされていた。
面に半導体素子からなる回路を多数形成するとともに、
半導体素子形成領域の面に対しては、製造工程中で汚染
や、傷かつかなり１にようＧこ、パッシベーション膜の
ようなある程度の防護手段か施されているが、片側の面
は素地のままにされていた。
上述した半導体装置の製造方法では、半導体基板の運搬
、位置決め及び切断という半導体基板に傷をつけやすい
機械的な作業か含まれているので、製造工程中に傷か発
生する。
、位置決め及び切断という半導体基板に傷をつけやすい
機械的な作業か含まれているので、製造工程中に傷か発
生する。
これらの傷があると、裏面に半導体素子を形成すること
か出来なくなるばかりか、この傷から発生するごみが素
子形成領域の面に付着したり、また、傷の溝内にごみか
付着して溜り、半導体基板を洗浄したときに傷に溜った
ごみが洗浄液により流されて素子形成領域の面に付着す
ることが多々ある。これらのごみが、多くの製造工程の
中でも、特に、半導体基板上にリソグラフィ法による半
導体素子で構成される回路パターンを転写する工程で、
最も歩留りを低下させるという問題かある。
か出来なくなるばかりか、この傷から発生するごみが素
子形成領域の面に付着したり、また、傷の溝内にごみか
付着して溜り、半導体基板を洗浄したときに傷に溜った
ごみが洗浄液により流されて素子形成領域の面に付着す
ることが多々ある。これらのごみが、多くの製造工程の
中でも、特に、半導体基板上にリソグラフィ法による半
導体素子で構成される回路パターンを転写する工程で、
最も歩留りを低下させるという問題かある。
本発明の目的は、半導体基板の裏面に傷がつがないよう
にして、ごみの発生を少なくして歩留り低下を防止し、
且つ裏面にも半導体素子を形成出来る半導体装置の製造
方法を提供することにある。
にして、ごみの発生を少なくして歩留り低下を防止し、
且つ裏面にも半導体素子を形成出来る半導体装置の製造
方法を提供することにある。
１課題を解決するための手段〕
本発明の半導体装置の製造方法は、一導電型半導体基板
の一表面上に減圧ＣＶＤ法により窒化膜を成長する工程
と、前記窒化膜を除去することなく前記一導電型半導体
基板の前記表面と反対側の表面に半導体素子を含んで構
成される回路を形成する工程とを含んで構成される。
の一表面上に減圧ＣＶＤ法により窒化膜を成長する工程
と、前記窒化膜を除去することなく前記一導電型半導体
基板の前記表面と反対側の表面に半導体素子を含んで構
成される回路を形成する工程とを含んで構成される。
次に、本発明の一実施例について図面を参照して説明す
る。
る。
第１図（ａ）〜（ｅ）は本発明の一実施例を説明するた
めの半導体チップの断面図である。例えば、第１図（ａ
）に示すように、Ｐ型シリコン基板］の裏面に、１μｍ
程度の厚さの窒化膜２を減圧ＣＶＤ法により形成する。
めの半導体チップの断面図である。例えば、第１図（ａ
）に示すように、Ｐ型シリコン基板］の裏面に、１μｍ
程度の厚さの窒化膜２を減圧ＣＶＤ法により形成する。
次に、第１図（ｂ）に示すように、Ｐ型シリコン基板１
の表面にエピタキシアル成長法で１０μｍ程度の厚さの
Ｎ型エピタキシアル層３を成長させる。次に、Ｐ型シリ
コン基板１を１０００℃て熱酸化してＮ型エピタキシア
ル層３の表面に、５００ｎｍ程度の厚さの第１の酸化膜
４を形成する。次に、第１図（Ｃ）に示すように、ホト
リソグラフィ法により第１の酸化膜４を選択的に除去し
、第１の酸化膜４をマスクにしＰ型不純物を熱拡散して
、厚さ１μｍ程度のＰ型拡散層６を形成する。次に、第
１の酸化膜４をエツチングにより除去し、新たに、前述
と同様に熱酸化法により熱酸化して厚さ５００ｎｍ程度
の第２の酸化膜５を形成する。次に、第１図（ｄ）に示
すように、ポ）へリソクラソイ法により第２の酸化膜５
に選択的に窓を明けて、コンタクトホール７を形成する
。次に、第１図（ｅ）に示すように、金属蒸着法により
、アルミニウムを蒸着してコンタクトホール７を埋めて
電極８を形成することにより素子形成工程か終了したこ
とになる。この窒化膜２は耐熱性かあるため、前述の素
子形成工程で、例えは１０００℃以上の高温で処理する
熱酸化工程があっても損なうことがないので、素子形成
工程を行なう前に、窒化ＪＪ！２の形成は行なうことが
できるという利点があるし。また多層半導体装置の場合
、例えば、圧力センサーのような場合は、最初に裏面に
窒化膜２を形成した後に、Ｐ型シリコン基板１の表面に
半導体素子を形成し、次にドライエツチング法で、窒化
膜２をに取除き、裏面に半導体素子を形成するというよ
うにすればよい。
の表面にエピタキシアル成長法で１０μｍ程度の厚さの
Ｎ型エピタキシアル層３を成長させる。次に、Ｐ型シリ
コン基板１を１０００℃て熱酸化してＮ型エピタキシア
ル層３の表面に、５００ｎｍ程度の厚さの第１の酸化膜
４を形成する。次に、第１図（Ｃ）に示すように、ホト
リソグラフィ法により第１の酸化膜４を選択的に除去し
、第１の酸化膜４をマスクにしＰ型不純物を熱拡散して
、厚さ１μｍ程度のＰ型拡散層６を形成する。次に、第
１の酸化膜４をエツチングにより除去し、新たに、前述
と同様に熱酸化法により熱酸化して厚さ５００ｎｍ程度
の第２の酸化膜５を形成する。次に、第１図（ｄ）に示
すように、ポ）へリソクラソイ法により第２の酸化膜５
に選択的に窓を明けて、コンタクトホール７を形成する
。次に、第１図（ｅ）に示すように、金属蒸着法により
、アルミニウムを蒸着してコンタクトホール７を埋めて
電極８を形成することにより素子形成工程か終了したこ
とになる。この窒化膜２は耐熱性かあるため、前述の素
子形成工程で、例えは１０００℃以上の高温で処理する
熱酸化工程があっても損なうことがないので、素子形成
工程を行なう前に、窒化ＪＪ！２の形成は行なうことが
できるという利点があるし。また多層半導体装置の場合
、例えば、圧力センサーのような場合は、最初に裏面に
窒化膜２を形成した後に、Ｐ型シリコン基板１の表面に
半導体素子を形成し、次にドライエツチング法で、窒化
膜２をに取除き、裏面に半導体素子を形成するというよ
うにすればよい。
以上説明した例は、説明を簡単にするために、Ｐ型シリ
コン基板上に拡散抵抗を形成した場合であるが、バイポ
ーラトランジスタ、ＣＭＯＳ）ランシスタ等を形成する
場合にも、同様にして、行えばよい。すなわち、シリコ
ン基板１の裏面に窒化膜２を形成し、次に、公知である
製造方法によりＰ型シリコン基板の表面に前述の半導体
素子を形成すれば目的を達成できる。
コン基板上に拡散抵抗を形成した場合であるが、バイポ
ーラトランジスタ、ＣＭＯＳ）ランシスタ等を形成する
場合にも、同様にして、行えばよい。すなわち、シリコ
ン基板１の裏面に窒化膜２を形成し、次に、公知である
製造方法によりＰ型シリコン基板の表面に前述の半導体
素子を形成すれば目的を達成できる。
以上説明したように本発明は、半導体基板の裏面に硬度
の高い窒化膜を形成したのて、半導体装置の製造工程中
に半導体基板の裏面に傷が発生することかなくなること
がち、傷の発生に伴いごみの発生することがなくなるの
で、半導体装置の歩留りの低下を防止することか出来し
。更に、この窒化膜は容易に取除くことが出来るので、
半導体基板の裏面にも半導体素子を形成出来るという効
果がある。
の高い窒化膜を形成したのて、半導体装置の製造工程中
に半導体基板の裏面に傷が発生することかなくなること
がち、傷の発生に伴いごみの発生することがなくなるの
で、半導体装置の歩留りの低下を防止することか出来し
。更に、この窒化膜は容易に取除くことが出来るので、
半導体基板の裏面にも半導体素子を形成出来るという効
果がある。
第１図（ａ）〜（ｅ）は本発明の一実施例を説明するた
めの半導体チップの断面図である。 １・・・Ｐ型シリコン基板、２・・・窒化膜、３・・・
Ｎ型エピタキシアル層、４・・・第１の酸化膜、５・・
・第２の酸化膜、６・・・Ｐ型拡散層、７・・・コンタ
クトホール、８・・・電極。
めの半導体チップの断面図である。 １・・・Ｐ型シリコン基板、２・・・窒化膜、３・・・
Ｎ型エピタキシアル層、４・・・第１の酸化膜、５・・
・第２の酸化膜、６・・・Ｐ型拡散層、７・・・コンタ
クトホール、８・・・電極。
Claims (1)
- 一導電型半導体基板の一表面上に減圧ＣＶＤ法により
窒化膜を成長する工程と、前記窒化膜を除去することな
く前記一導電型半導体基板の前記表面と反対側の表面に
半導体素子を含んで構成される回路を形成する工程とを
含んだことを特徴とする半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3332888A JPH01207934A (ja) | 1988-02-15 | 1988-02-15 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3332888A JPH01207934A (ja) | 1988-02-15 | 1988-02-15 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH01207934A true JPH01207934A (ja) | 1989-08-21 |
Family
ID=12383487
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3332888A Pending JPH01207934A (ja) | 1988-02-15 | 1988-02-15 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH01207934A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100324570B1 (ko) * | 1999-08-13 | 2002-02-16 | 곽정소 | 반도체 소자의 제조방법 |
-
1988
- 1988-02-15 JP JP3332888A patent/JPH01207934A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100324570B1 (ko) * | 1999-08-13 | 2002-02-16 | 곽정소 | 반도체 소자의 제조방법 |
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