JPH01208021A - 集積論理回路 - Google Patents
集積論理回路Info
- Publication number
- JPH01208021A JPH01208021A JP63033077A JP3307788A JPH01208021A JP H01208021 A JPH01208021 A JP H01208021A JP 63033077 A JP63033077 A JP 63033077A JP 3307788 A JP3307788 A JP 3307788A JP H01208021 A JPH01208021 A JP H01208021A
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- JP
- Japan
- Prior art keywords
- circuit
- voltage side
- low voltage
- logic circuit
- vss
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- Pending
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Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/0008—Arrangements for reducing power consumption
- H03K19/0013—Arrangements for reducing power consumption in field effect transistor circuits
Landscapes
- Physics & Mathematics (AREA)
- Engineering & Computer Science (AREA)
- Computer Hardware Design (AREA)
- Computing Systems (AREA)
- General Engineering & Computer Science (AREA)
- Mathematical Physics (AREA)
- Electronic Switches (AREA)
- Logic Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔概要〕
ＣＭＯ５系集積論集積論理回路端子にその開放時の論理
動作の不確定を避けるため設けられるプルダウン抵抗の
回路に関し、 プルダウン抵抗の回路における電力消費を無（してＣＭ
Ｏ３系集積論集積論理回路費電力性を保つことを目的と
し、 プルダウン抵抗と電源の低圧側（ＶＳＳ）の間にスイッ
チを設け、該スイッチをＣＭＯＳ論理回路の初段回路の
出力電位により制御して、回路に入力する２値信号が高
レベルＨの場合に、プルダウン抵抗と電源の低圧側ＶＳ
Ｓの接続をオフとする構成としたものである。
動作の不確定を避けるため設けられるプルダウン抵抗の
回路に関し、 プルダウン抵抗の回路における電力消費を無（してＣＭ
Ｏ３系集積論集積論理回路費電力性を保つことを目的と
し、 プルダウン抵抗と電源の低圧側（ＶＳＳ）の間にスイッ
チを設け、該スイッチをＣＭＯＳ論理回路の初段回路の
出力電位により制御して、回路に入力する２値信号が高
レベルＨの場合に、プルダウン抵抗と電源の低圧側ＶＳ
Ｓの接続をオフとする構成としたものである。
本発明はＣＭＯ３系集積論集積論理回路、特に該回路の
入力端子にその開放時の論理動作の不確定を避けるため
設けられる所謂プルダウン抵抗の回路に関する。
入力端子にその開放時の論理動作の不確定を避けるため
設けられる所謂プルダウン抵抗の回路に関する。
ＣＭＯＳ系論理回路としては、その特徴である低消費電
力性を失わないようにするため、前記プルダウン抵抗の
回路における電力消費が無いことが望まれている。
力性を失わないようにするため、前記プルダウン抵抗の
回路における電力消費が無いことが望まれている。
従来のＣＭＯＳ系集積論理回路の一例を第３図に示す。
同図の論理回路は、正電源ＶＤＤと負電源ｖＳＳＯ間に
、Ｐチャネル上ＦＥＴ １１４のドレインＤＩとＮチャ
ネルＦＥ７１２八〇ドレインＤ２とを１妾続して縦続し
所謂相補接続したインバータＩＡと、ＰチャネルＦＥＴ
４１ＡとＮチャネルＦＥＴ ４２Ａを同様に相補接続
したインバータ４八からなる２段構成のＣＭＯＳ系イン
バータ回路であって、該回路の信号の入力端子であるイ
ンバータ１のＰチャネルＦＥＴ ＩＩＡとＮチャネルＦ
ＥＴ １２Ａの両ゲートＧｌ、Ｇ２の接続点ｔ１に２値
信号Ｌ／Ｈが入力すると、インバータＩＡのＰチャネル
上ＦＥＴ １１八がＯＮ／ Ｏｆ’ＦとなりＮチャネ
ルＦＥ７１２Δが０ＦＦ１０Ｎとなって、入力信号の符
号Ｌ／Ｈを符号＋１／Ｌに反転してインバータ４Ａへ出
力し、又インバータ４Ａは、そのＰチャネルＦＥＴ ４
１Ａが０ＦＦ１０Ｎ。
、Ｐチャネル上ＦＥＴ １１４のドレインＤＩとＮチャ
ネルＦＥ７１２八〇ドレインＤ２とを１妾続して縦続し
所謂相補接続したインバータＩＡと、ＰチャネルＦＥＴ
４１ＡとＮチャネルＦＥＴ ４２Ａを同様に相補接続
したインバータ４八からなる２段構成のＣＭＯＳ系イン
バータ回路であって、該回路の信号の入力端子であるイ
ンバータ１のＰチャネルＦＥＴ ＩＩＡとＮチャネルＦ
ＥＴ １２Ａの両ゲートＧｌ、Ｇ２の接続点ｔ１に２値
信号Ｌ／Ｈが入力すると、インバータＩＡのＰチャネル
上ＦＥＴ １１八がＯＮ／ Ｏｆ’ＦとなりＮチャネ
ルＦＥ７１２Δが０ＦＦ１０Ｎとなって、入力信号の符
号Ｌ／Ｈを符号＋１／Ｌに反転してインバータ４Ａへ出
力し、又インバータ４Ａは、そのＰチャネルＦＥＴ ４
１Ａが０ＦＦ１０Ｎ。
ＮチャネルＦＥＴ ４２ Ａが０Ｎ１０ＦＦとなってそ
の入力符号Ｈ／Ｌを符号反転して出力端子ｔ２から２値
信号Ｌ／１１を出力する。
の入力符号Ｈ／Ｌを符号反転して出力端子ｔ２から２値
信号Ｌ／１１を出力する。
そして初段回路のインバータＩＡの入力端子ｔ１と負電
源ＶＳＳＯ間に抵抗２八を所謂プルダウン抵抗として設
けて電源の負電源ＶＳＳに接続し、入力端子ｔ１の開放
時の回路の論理動作の不確定を避ける構成となっている
。
源ＶＳＳＯ間に抵抗２八を所謂プルダウン抵抗として設
けて電源の負電源ＶＳＳに接続し、入力端子ｔ１の開放
時の回路の論理動作の不確定を避ける構成となっている
。
従来のＣＭＯＳ系集積論理回路は、上述の如く、Ｐチャ
ネルＦＥＴ ＩＩＡとＮチャネルＦＥＴ １２Ａを相補
接続した初段回路ＩＡの入力端子ｔ１と負電源ＶＳＳの
間にプルダウン抵抗２Ａを設け、該入力端子ｔ１の開放
時の回路の論理動作の不確定を避ける構成となっている
ので、該初段回路ＩＡの入力端子ｔｌに２値入力の符号
Ｈが入力する時は、プルダウン抵抗２Ａに電流が流れて
該プルダウン抵抗２Ａで電力が消費され、ＣＭＯＳ系集
積論理回路の特徴である低消費電力性が失われるという
問題がある。
ネルＦＥＴ ＩＩＡとＮチャネルＦＥＴ １２Ａを相補
接続した初段回路ＩＡの入力端子ｔ１と負電源ＶＳＳの
間にプルダウン抵抗２Ａを設け、該入力端子ｔ１の開放
時の回路の論理動作の不確定を避ける構成となっている
ので、該初段回路ＩＡの入力端子ｔｌに２値入力の符号
Ｈが入力する時は、プルダウン抵抗２Ａに電流が流れて
該プルダウン抵抗２Ａで電力が消費され、ＣＭＯＳ系集
積論理回路の特徴である低消費電力性が失われるという
問題がある。
この問題は、ＰチャネルＦＥＴ １１ とＮチャネルＦ
ＥＴ １２を相補接続するＣＭＯ３論理回路の入力端子
ｔ１にスイッチ４を設け、２値入力の信号Ｈが入力する
時、該回路の初段回路の出力の符号反転した信号りによ
り駆動され、プルダウン抵抗３と負電源ＶＳＳの接続を
切断するようにした本発明の構成によって解決される。
ＥＴ １２を相補接続するＣＭＯ３論理回路の入力端子
ｔ１にスイッチ４を設け、２値入力の信号Ｈが入力する
時、該回路の初段回路の出力の符号反転した信号りによ
り駆動され、プルダウン抵抗３と負電源ＶＳＳの接続を
切断するようにした本発明の構成によって解決される。
本発明の集積論理回路の構成を示す第１図の原理図にお
いて、 ■は、ＰチャネルＦＥＴ １１とＮチャネルＦＥＴ １
２が相補接続され電源の高圧側ＶＤＤと低圧側ＶＳＳの
間に相補接続され入力信号の符号を反転するＣＭＯ５論
理回路の初段回路、 ２は、初段回路１の入力端子ｔ１に接続されスイッチ３
を介して電源の低圧側ｖＳＳに接続されるプルダウン抵
抗、 ３は、プルダウン抵抗２と電源の低圧側ｖＳＳの接続を
、初段回路１の出力電位により制御されオン／オフする
スイッチであって、 スイッチ３が、入力端子ｔ１に入力する２値信号が高レ
ベル１１の場合、即ち初段回路１の出力電位が低レベル
Ｌのとき、プルダウン抵抗２と電源の低圧側ｖＳＳとの
接続をオフにする構成とする。
いて、 ■は、ＰチャネルＦＥＴ １１とＮチャネルＦＥＴ １
２が相補接続され電源の高圧側ＶＤＤと低圧側ＶＳＳの
間に相補接続され入力信号の符号を反転するＣＭＯ５論
理回路の初段回路、 ２は、初段回路１の入力端子ｔ１に接続されスイッチ３
を介して電源の低圧側ｖＳＳに接続されるプルダウン抵
抗、 ３は、プルダウン抵抗２と電源の低圧側ｖＳＳの接続を
、初段回路１の出力電位により制御されオン／オフする
スイッチであって、 スイッチ３が、入力端子ｔ１に入力する２値信号が高レ
ベル１１の場合、即ち初段回路１の出力電位が低レベル
Ｌのとき、プルダウン抵抗２と電源の低圧側ｖＳＳとの
接続をオフにする構成とする。
ＣＭＯ５論理回路の初段回路１は、ＰチャネルＦＥ７１
１とＮチャネルＦＥＴ １２が電源の高圧側ＶＤＤと低
圧側ＶＳＳＯ間に相補接続され、該回路１の信号の入力
端子であるＰチャネルＦＥＴ １１とＮチャネルＩ？Ｅ
Ｔ １２０両ゲートの接続点ｔ１に２値の入力信号Ｌ／
Ｈが入力すると、ＰチャネルＦＥＴ １１が０Ｎ１０Ｆ
ＦとなりＮチャネルＦＥＴ １２が０ＦＦ１０Ｎとなっ
て入力信号の符号Ｌ／１１を符号Ｈ／Ｌに反転して出力
端子ｔａから出力し、２値の入力符号を反転するインバ
ータを形成する。
１とＮチャネルＦＥＴ １２が電源の高圧側ＶＤＤと低
圧側ＶＳＳＯ間に相補接続され、該回路１の信号の入力
端子であるＰチャネルＦＥＴ １１とＮチャネルＩ？Ｅ
Ｔ １２０両ゲートの接続点ｔ１に２値の入力信号Ｌ／
Ｈが入力すると、ＰチャネルＦＥＴ １１が０Ｎ１０Ｆ
ＦとなりＮチャネルＦＥＴ １２が０ＦＦ１０Ｎとなっ
て入力信号の符号Ｌ／１１を符号Ｈ／Ｌに反転して出力
端子ｔａから出力し、２値の入力符号を反転するインバ
ータを形成する。
プルダウン抵抗２は、初段回路１の入力端子ｔ１にその
一方の端が接続され他方の端がスイッチ３を介して電源
の低圧側ＶＳＳに接続され、スイッチ３が、初段回路１
の出力端子ｔａの電位Ｌ／Ｈによりオン／オフ制御され
るので、入力端子ｔｌに入力する２値信号が符号りの時
は出力端子ｔａの電位が１１となるのでオンとなってプ
ルダウン抵抗２と電源の低圧側ＶＳＳが接続されるが、
抵抗の両端に電位差がない為に電力は消費されない。ま
た、入力端子ｔ１に入力する２値信号が符号１１になる
と初段回路１の出力端子ｔａの電位がＬとなってプルダ
ウン抵抗２と電源の低圧側ＶＳＳの接続が切断される。
一方の端が接続され他方の端がスイッチ３を介して電源
の低圧側ＶＳＳに接続され、スイッチ３が、初段回路１
の出力端子ｔａの電位Ｌ／Ｈによりオン／オフ制御され
るので、入力端子ｔｌに入力する２値信号が符号りの時
は出力端子ｔａの電位が１１となるのでオンとなってプ
ルダウン抵抗２と電源の低圧側ＶＳＳが接続されるが、
抵抗の両端に電位差がない為に電力は消費されない。ま
た、入力端子ｔ１に入力する２値信号が符号１１になる
と初段回路１の出力端子ｔａの電位がＬとなってプルダ
ウン抵抗２と電源の低圧側ＶＳＳの接続が切断される。
従って本発明の集積論理回路は、回路に入力する２値信
号が符号１１のときプルダウン抵抗２には電流が流れず
電力が消費されないので、ＣＭＯＳ論理回路の特徴の低
消費電力性は保持されて問題は解決される。
号が符号１１のときプルダウン抵抗２には電流が流れず
電力が消費されないので、ＣＭＯＳ論理回路の特徴の低
消費電力性は保持されて問題は解決される。
また、入力の開放時には、−時、出力端子ｔａが中間電
位になり、スイッチがほぼオンになる。このため、人力
は符号り側に傾く。
位になり、スイッチがほぼオンになる。このため、人力
は符号り側に傾く。
第２図は本発明の実施例の集積論理回路の構成を示す回
路図である。第２図の回路図において、ＣＭＯＳ論理回
路の初段回路Ｉは、ＰチャネルＦＥＴ１１とＮチャネル
ＰＥ７１２が相補接続されたインバータ１であって、次
段のＰチャネルＦＥＴ ４１とＮチャネル ＦＥＴ ４
２が相補接続されたインバータ２と２段構成のＣＭＯＳ
インバータを構成する。
路図である。第２図の回路図において、ＣＭＯＳ論理回
路の初段回路Ｉは、ＰチャネルＦＥＴ１１とＮチャネル
ＰＥ７１２が相補接続されたインバータ１であって、次
段のＰチャネルＦＥＴ ４１とＮチャネル ＦＥＴ ４
２が相補接続されたインバータ２と２段構成のＣＭＯＳ
インバータを構成する。
本実施例のプルダウン抵抗２は、抵抗器２１で構成され
、該抵抗器２１の一端が前記インバータ１のＦＥＴ １
１とＰＥＴ １２のゲートＧｌ、Ｇ２の接続点である入
力端子ｔ１に接続され、他端がスイッチ３を介して電源
の低圧側ｖＳＳに接続される。
、該抵抗器２１の一端が前記インバータ１のＦＥＴ １
１とＰＥＴ １２のゲートＧｌ、Ｇ２の接続点である入
力端子ｔ１に接続され、他端がスイッチ３を介して電源
の低圧側ｖＳＳに接続される。
本実施例のスイッチ３は、ＮチャネルＦＥＴ ３１で構
成され、該ＰＥＴ ３１のゲートＧ３が、インバータ１
のＦＥＴ １１ とＦＥＴ １２のドレインＤＩ、Ｄ２
の接続点である出力端子ｔａと接続され、該ＦＩＥＴ
３１のドレインＤ３がプルダウン抵抗２の抵抗２１に接
続され、該ＮチャネルｒｉＥＴ ３１のソースＳ３がそ
のベースＢと共に電源の低圧側ＶＳＳに接続される。
成され、該ＰＥＴ ３１のゲートＧ３が、インバータ１
のＦＥＴ １１ とＦＥＴ １２のドレインＤＩ、Ｄ２
の接続点である出力端子ｔａと接続され、該ＦＩＥＴ
３１のドレインＤ３がプルダウン抵抗２の抵抗２１に接
続され、該ＮチャネルｒｉＥＴ ３１のソースＳ３がそ
のベースＢと共に電源の低圧側ＶＳＳに接続される。
スイッチ３ＯＮチヤネルＦＥ７３１は、初段回路１であ
るインバータ１の出力端子ｔａの電位Ｌ／Ｈによりドレ
インＤ３とソースＳ３の間がオン／オフされるので、イ
ンバータ１の入力端子ｔ１に入力する２値信号が符号１
７の時は出力端子ｔａの電位がｌ（となるのでオンとな
ってプルダウン抵抗２と電源の低圧側ＶＳＳを接続する
が、入力端子ｔｌに入力する２値信号が符号Ｈになると
初段回路１の出力端子ｔａの電位がＬとなるので、Ｎチ
ャネルＦＥＴ ３１のドレインＤ３とソースＳ３の間が
オフされ、プルダウン抵抗２と電源の低圧側ＶＳＳの接
続が切断される。
るインバータ１の出力端子ｔａの電位Ｌ／Ｈによりドレ
インＤ３とソースＳ３の間がオン／オフされるので、イ
ンバータ１の入力端子ｔ１に入力する２値信号が符号１
７の時は出力端子ｔａの電位がｌ（となるのでオンとな
ってプルダウン抵抗２と電源の低圧側ＶＳＳを接続する
が、入力端子ｔｌに入力する２値信号が符号Ｈになると
初段回路１の出力端子ｔａの電位がＬとなるので、Ｎチ
ャネルＦＥＴ ３１のドレインＤ３とソースＳ３の間が
オフされ、プルダウン抵抗２と電源の低圧側ＶＳＳの接
続が切断される。
従って本実施例の集積論理回路は、インバータ１に入力
する２値信号が符号１１の時にプルダウン抵抗２には電
流が流れず電力が消費されないのでＣＭＯＳ論理回路の
特徴の低消費電力性は保持されて問題は無い。
する２値信号が符号１１の時にプルダウン抵抗２には電
流が流れず電力が消費されないのでＣＭＯＳ論理回路の
特徴の低消費電力性は保持されて問題は無い。
以上説明した如く、本発明のＣＭＯ５集積論理回路は、
プルダウンの機能を果たしつつ、回路に入力する２値信
号の符号がＨの時に、プルダウン抵抗に電流を流さず電
力を消費しないので、ＣＭＯＳ論理回路の特徴の低消費
電力性を保持できるという効果が得られる。
プルダウンの機能を果たしつつ、回路に入力する２値信
号の符号がＨの時に、プルダウン抵抗に電流を流さず電
力を消費しないので、ＣＭＯＳ論理回路の特徴の低消費
電力性を保持できるという効果が得られる。
第１図は本発明の集積論理回路の構成を示す原理図、
第２図は本発明の実施例の集積論理回路の構成を示す回
路図、 第３図は従来の集積論理回路の回路図である。 図において、 ｌはＣＭＯＳ論理回路の初段回路でありインバータ、１
１はＰチャネルＦＥＴ、 １２はＮチャネルＦＥＴ。 ２は プルダウン抵抗、 ３は スイ・ノチ、 ３１はＮチャネルＦＥＴ。 ４は インバータである。 電源高三側 悸搬芒明す集ネ責論理回語の溝承渣示マ原工里図草 １
図 電源（高圧便１） 電源（１″医圧倒） 草 ２ 口
路図、 第３図は従来の集積論理回路の回路図である。 図において、 ｌはＣＭＯＳ論理回路の初段回路でありインバータ、１
１はＰチャネルＦＥＴ、 １２はＮチャネルＦＥＴ。 ２は プルダウン抵抗、 ３は スイ・ノチ、 ３１はＮチャネルＦＥＴ。 ４は インバータである。 電源高三側 悸搬芒明す集ネ責論理回語の溝承渣示マ原工里図草 １
図 電源（高圧便１） 電源（１″医圧倒） 草 ２ 口
Claims (1)
- 【特許請求の範囲】 ＰチャネルＦＥＴ（１１）とＮチャネルＦＥＴ（１２）
を電源の高圧側（ＶＤＤ）と低圧側（ＶＳＳ）の間に相
補接続して２値信号入力の符号を反転するＣＭＯＳ論理
回路の初段回路（１）の入力端子（ｔ１）に抵抗（２）
を接続して電源の低圧側（ＶＳＳ）と接続する集積論理
回路において、 該抵抗（２）と電源の低圧側（ＶＳＳ）の間に前記初段
回路（１）の出力電位により制御されるスイッチ（３）
を設け、 該初段回路（１）の入力端子（ｔ１）に入力する２値信
号が高レベル（Ｈ）の場合、スイッチ（３）が抵抗（２
）と電源の低圧側（ＶＳＳ）との接続をオフにすること
を特徴とする集積論理回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63033077A JPH01208021A (ja) | 1988-02-16 | 1988-02-16 | 集積論理回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63033077A JPH01208021A (ja) | 1988-02-16 | 1988-02-16 | 集積論理回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH01208021A true JPH01208021A (ja) | 1989-08-22 |
Family
ID=12376648
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63033077A Pending JPH01208021A (ja) | 1988-02-16 | 1988-02-16 | 集積論理回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH01208021A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2013183616A (ja) * | 2012-03-05 | 2013-09-12 | Toshiba Corp | 動作制御回路、ｄｃ−ｄｃコンバータ制御回路及びｄｃ−ｄｃコンバータ |
-
1988
- 1988-02-16 JP JP63033077A patent/JPH01208021A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2013183616A (ja) * | 2012-03-05 | 2013-09-12 | Toshiba Corp | 動作制御回路、ｄｃ−ｄｃコンバータ制御回路及びｄｃ−ｄｃコンバータ |
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