JPH01209554A - データ処理システムにおける非同期入力機能の評価方式 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［産業上の利用分野］ 本発明は、データ処理技術さらにはマイクロプロセッサ
の非同期入力機能を評価する方式に関し、例えばマイク
ロプロセッサの外部割込み機能の評価方式に適用して有
効な技術に関するものである。

［従来の技術］ マイクロプロセッサの外部割込み機能の評価方式として
、例えば、シングルチップマイコンに内蔵されたテスト
プログラムにより、出力ポートにパルスを出力し、この
パルスを割込み入力信号源として使い、一連のテストプ
ログラムにより、割込み機能を評価する方式がある（昭
和６０年９月［株コ日立製作所発行の「日立マイクロコ
ンピュータデータブック、８ビツトシングルチツプ」ｐ
９５７．９７７およびｐ９９８参照）。

［発明が解決しようとする課題］ 本発明者はシングルチップマイコンの非同期入力端子の
機能の評価をそのマイコンが内蔵するプログラムを用い
て自動化させようと検討したところ、上記のような従来
方式では出力ポートから発生するパルスのタイミングが
、そのマイコン固有の特性によって決定され、基準クロ
ックのタイミングから常に一定の値をとっている。従っ
て、非同期入力端子への入力信号のタイミングも基準ク
ロックに対して固定されてしまう、そのため、そのまま
の形では広い範囲で非同期化された信号による評価は実
現できないことを見い出した。

すなわち、非同期入力端子を持つマイクロコンピュータ
は一般に内部の同期化回路により非同期入力信号を内部
に取り込む、しかし、この同期化回路が十分にその機能
を発揮しなくなると、ある特定区間のみ同期化がうまく
できない場合が生じる。従って１本実施例のように、基
準クロックと少しずつずれた広範囲の信号を非同期端子
に入力することにより、マイクロコンピュータの非同期
入力機能に対する評価を行なうことができ、上記のよう
な同期化回路に欠陥を持つシステムの不良を検出するこ
とができる。

そこで本発明者は、出力ポートの信号をコンデンサと抵
抗を使ったＣＲ遅延回路を通して、非同期入力端子に供
給する方式について検討した。

しかしながら、この方式では、遅延時間を変化させて、
広い範囲で非同期機能の評価を可能にするためには、コ
ンデンサあるいは抵抗の値を連続的に変化させなくては
ならず１人間の手を借りることなく自動的に変化させる
には、複雑な制御が必要となる。

本発明の目的は、簡単な制御回路により、広範囲な非同
期入力信号を形成し、マイクロコンピュータ等のデータ
処理システムの非同期入力機能に対して、十分な評価を
容易に行なえるような評価方式を提供することにある。

この発明の前記ならびにそのほかの目的と新規な特徴に
ついては１本明細書の記述および添附図面から明らかに
なるであろう。

［課題を解決するための手段］ 本願において開示される発明のうち代表的なものの概要
を説明すれば、下記のとおりである。

すなわち、マイクロコンピュータの出力ポートからの信
号を、トリガー用クロックのロウレベルからハイレベル
への立上がりエッチによってデータ端子への入力をラッ
チするタイプのフリップフロップに入力させ、その出力
を非同期入力端子に戻す、そして、そのトリガー用クロ
ックをマイクロコンピュータの基準クロックと非同期と
なるように作成した。

さらに、前記トリガークロックをマイクロコンピュータ
の基準クロックの周波数とわずかに異なるように設定し
、トリガークロックで出力ポートの信号をフリップフロ
ップに何回も繰返しラッチさせて、このフリップフロッ
プの出力をマイクロコンピュータの非同期入力端子に入
力するようにした。

［作用］ 上記した手段によれば、フリッププロップからの出力は
マイクロコンピュータの基準クロックと広範囲に非同期
化された信号となるので、これを当該マイクロコンピュ
ータの着目する入力端子に入れることにより、非同期入
力の機能に対し十分な評価を容易に実行できるようにす
るという上記目的を達成することができる。

［実施例］ 第１図は１本発明を適用してマイクロコンピュータのテ
スティングの際に人間が介在することなく自動的に非同
期入力試験をできるようにしたシステムの要部の一実施
例を示す。

この実施例では、マイクロコンピュータ１の所定の出力
ポートＡに遅延手段としてのＤ形フリップフロップ２が
接続され、このＤ彩フリップフロツブ２の出力が、マイ
クロコンピュータ１の非同期入力端子Ｂに戻されている
。また、Ｄ形フリップフロップ２は信号発生器３より供
給されるクロックφ２でトリガされ、上記ポートＡの出
力状態をラッチするように構成されている。

この実施例によれば１例えば、マイクロコンピュータ１
が外部からの指令に基づいて内部のＲＯＭ（読出し専用
メモリ）に格納されたテスト用のプログラムに従ってセ
ルフテスティングを行なう場合、予めテスト用プログラ
ムの中に、所定のポートをハイレベルからロウレベルに
変化させる命令を入れておく、すると、その命令の実行
によって自動的に自分自身のクロックφ１とは非同期な
りロックφ２によってラッチされた信号が自分自身の入
力端子に入力され、評価を行ないたい端子Ｂに非同期信
号を加えることができる。

すなわち１例えば、テスティングの途中で割込み端子を
アクティブにして１割込み処理が正しく行なわれるか調
べたいような場合、その割込みを発生させたいテスト用
プログラムの途中に、上記のごとく、Ｄ形フリップフロ
ップ２の接続されたポートＡの出力をロウレベルに変え
るような命令を入れておく、このような命令はマイクロ
コンピュータに通常用意されている命令セットを使って
容易に実行させることができる。

すると、そのポートＡの状態（ロウレベル）が信号発生
器３からのクロックφ２の立上がりエッチによって、Ｄ
形フリップフロップ２にラッチされて出力Ｑが変化され
る。今、この実施例のマイクロコンピュータ１は端子Ｂ
に入力される信号のハイレベルからロウレベルへの立下
がりエッヂによって割込みを受付けるような形式である
場合、フリップフロップ２の出力Ｑのハイレベルからロ
ウレベルへの立下がりエッヂによって割込みを発生させ
ることができる。そして、割込み処理ルー、チンから戻
った後、前記ポートＡの出力状態をハイレベルに戻す命
令を入れておくことで、一連の割込みテストが実行でき
る。

しかもこの実施例では、信号発生器３からのクロックφ
２は第２図に示すようにマイクロコンピュータ１のシス
テムクロックφ１とはわずかながら異なる周波数に設定
されており、クロックφ１とφ２は次第に位相が少しず
つずれて来る。ここで、ポートＡから出力される信号の
システムクロックφ１に対する遅れをｔｏ（一定）、ま
た２つのクロックφｌとφ２の周期の差をΔｔ（一定）
とすると、１回目の基準クロックφ１の立下がりから非
同期入力Ｑの立下がりまでの遅れ時間をｔｄ２とすると
、２回目の非同期人力Ｑの立下がりまでの遅れ時間ｔｄ
、はｔｄ１＋Δｔ、となる。

そして、上記一連の割込みテストプログラムをソフトウ
ェアループの中に置き、そのループを２回以上繰り返す
、そうすると、２回目の端子Ｂへの入力信号の遅延時間
ｔｄ、は１回目の入力信号の遅延時間ｔｄユよりも３Δ
ｔだけ遅くなっており、これを繰り返すと、１回毎にシ
ステムクロックφ１に対し異なる遅延時間を持つ信号を
フリップフロップ２からマイクロコンピュータ１の端子
Ｂへ入力することができ、広い範囲に非同期化された信
号で割込みを発生させることができる。従って、クロッ
クφ１とφ２の周期の差は小さい方がより高分解能な評
価を実現できることになる。

しかるに、市販の振動子はもともと誤差を持っているの
で、同じ公称周波数を有する振動子を使ってクロックφ
１．φ２を発生させても上記のような効果を得ることが
できる。

なお、上記実施例ではポートＡからの信号の遅延手段と
して、Ｄ形フリップフロップを用いているが、それに限
定されるものではなく、適当な論理ゲート回路を使って
遅延回路を構成しても良い。

さらに、複数の遅延出力を得たい場合には、第３図に示
すようにＤ形フリップフロップの代わりに直列入力並列
出力型のシフトレジスタ４を用い。

信号発生器３のクロックをシフトレジスタ４のシフトク
ロック端子ＣＫに、また直列入力としてポートＡの出力
をシフトレジスタ４のシリアル入力端子Ｓｉｎに供給し
てシフトさせ、複数の並列出力をマイクロコンピュータ
の非同期入力端子Ｂｉ〜Ｂｎに戻すようにしてもよい。

このようにすれば複数の割込み端子を持つマイクロコン
ピユータの非同期入力機能の評価を同時に行なうことが
できる。

また、上記実施例によれば、Ｄ形フリップフロップの入
力として、マイクロコンピュータのポートＡの出力を使
っているが、それに限定されるものではなく、データ処
理システム内又は外部より入力される信号を使用しても
よい。

さらに、上記実施例では、Ｄ形フリップフロップ２や信
号発生器３をマイクロコンピュータの外付は回路として
構成しているが、マイクロコンピュータの一部として内
蔵させることができる。また、そうすることによってマ
イクロコンピュータの非同期入力機能を随時評価するこ
とが可能になって、マイクロコンピュータの信頼性を著
しく向上させることができる。

以上説明したように上記実施例は、マイクロコンピュー
タの出力ポートからの信号をトリガー用クロックのロウ
レベルからハイレベルへの立上がりエッチによってデー
タ端子への入力をラッチするタイプのフリップフロップ
に入力させ、その出力を非同期入力端子に戻す、そして
、そのトリガー用クロックをマイクロコンピュータの基
準クロックと非同期となるように作成したので、マイク
ロコンピュータの非同期入力機能に対する評価を行なう
ことができ、同期化回路に欠陥を持つシステムの不良を
検出す、ることができる。

また、トリガークロックをマイクロコンピュータの基準
クロックの周波数とわずかに異なるように設定し、トリ
ガークロックで出力ポートの信号をフリップフロップに
何回も繰返しラッチさせて、このフリップフロップの出
力をマイクロコンピュータの非同期入力端子に入力する
ようにしたので、フリップフロップからの出力はマイク
ロコンピュータの基準クロックと広範囲に非同期化され
た信号となり、これを当該マイクロコンピュータの入力
端子に入れることにより、非同期入力の機能に対し十分
な評価を容易に実行できるようになる。

その結果、非同期入力を有するシステムの信頼性向上を
達成することができ、さらにそのシステムの開発工数低
減に寄与できるという効果がある。

以上本発明者によってなされた発明を実施例に基づき具
体的に説明したが、本発明は上記実施例に限定されるも
のではなく、その要旨を逸脱しない範囲で種々変更可能
であることはいうまでもない。例えば、上記実施例では
マイクロコンピュータに内蔵されたＲＯＭに格納された
テスト用プログラムに従って行なうセルフテスティング
を利用した非同期入力の試験について説明したが、マイ
クロコンピュータのＲＯＭの出力を殺して外部からテス
ト用プログラムを与えて行なうテスティングにおいても
適用することが可能である。

以上の説明では主として本発明者によってなされた発明
をその背景となった利用分野であるＲＯＭ内蔵型のマイ
クロコンピュータに適用したものについて説明したが、
それに限定されず、マイクロコンピュータを搭載したデ
ータ処理システム−般に利用することができる。

この発明は少なくともプログラムに従って動き、かつ、
非同期入力を必要とするシステムに利用できる。

［発明の効果］ 本願において開示される発明のうち代表的なものによっ
て得られる効果を簡単に説明すれば下記のとおりである
。

すなわち、マイクロコンピュータの基準クロックと広範
囲に非同期化された信号をマイクロコンピュータに入力
し、当該非同期入力端子の機能が正しく実行されたかど
うかを容易かつ十分に評価することができる。

【図面の簡単な説明】

第１図は本発明をＲＯＭ内蔵型のマイクロコンピュータ
に適用した場合の要部の一実施例を示すブロック構成図
、 第２図はその場合の各部のタイミングを示すタイミング
チャート 第３図は本発明の第二の実施例を示すブロック構成図で
ある。 １・・・・マイクロコンピュータ、２・・・・遅延手段
（Ｄ形フリップフロップ）、３・・・・クロック信号発
生器、４・・・・シフトレジスタ、φ１・・・・システ
ムクロック（基準クロック）。 第　　１　図 ＸＴＡム ＼　　　　　　　　　　　　　　　　Ｎ各　　　＜１．
０、 第３図

Claims (1)

1. 【特許請求の範囲】 １、基準クロックと非同期的なタイミングで信号を受け
   付けることが可能な入力端子を有するマイクロコンピュ
   ータの評価において、当該非同期の入力端子に、マイク
   ロコンピュータの基準信号クロックと非同期なタイミン
   グを持つ信号を発生させる非同期信号発生手段からの信
   号を入力させるようにしたことを特徴とするデータ処理
   システムにおける非同期入力機能の評価方式。 ２、上記非同期信号発生手段は、基準クロックと異なる
   周波数を持つクロックによって駆動されるフリップフロ
   ップで構成され、そのフリップフロップの入力として、
   当該マイクロコンピュータの所定のポート出力を用い、
   ソフトウェアによりそのポートに出力した信号を非同期
   化して、当該マイクロコンピュータの非同期端子の入力
   として使うようにしたことを特徴とする請求項１記載の
   データ処理システムにおける非同期入力機能の評価方式
   。 ３、上記フリップフロップを駆動する信号は、マイクロ
   コンピュータの基準クロックとわずかに異なる周波数を
   用い、上記請求項２で示す一連の非同期入力機能の評価
   をソフトウェアループの中におき、繰返し実行させるよ
   うにしたことを特徴とする請求項１もしくは請求項２記
   載のデータ処理システムにおける非同期入力機能の評価
   方式。