JPH01211155A - データ転送制御装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明はデータ転送制御装置さらには複数チャネルを持
つダイレクト・メモリ・アクセス・コントローラにおけ
る複数チャネルに亘る連続データ転送制御に関し、例え
ば、通信プロトコルに従ってデータ伝送制御を行う通信
制御ＬＳＩに適用して有効な技術に関するものである。

〔従来技術〕

データ転送制御におけるプロセッサの負担を軽減するた
めのデータ転送制御装置としてダイレクト・メモリ・ア
クセス・コントローラが従来がら用いられており、この
コントローラはバスの使用権をプロセッサから獲得する
ことによってメモリや各種入出力回路との間におけるデ
ータ転送制御をプロセッサに代わって行う。

ダイレクト・メモリ・アクセス・コントローラによる転
送方式は一般的に、１語のデータ転送毎にバス使用権を
要求し動作終了後に当該使用権をプロセッサに返すサイ
クルスチール方式と、−度バス使用権を獲得すると連続
的に複数語データ転送を行いその間プロセッサが待ち状
態などを採るバースト方式に大別される。このバースト
方式において、ダイレクト・メモリ・アクセス・コント
ローラによるバスの占有期間が無制限に長くなるとプロ
セッサの動作効率低下を招く虞があるため、連続転送語
数を制限することが望ましい。

ところで、−船釣なシステムでは複数の周辺装置が使わ
れるため、ダイレクト・メモリ・アクセス・コントロー
ラは複数のチャネルを備え、個々のチャネル毎に転送先
アドレスや転送語数を設定してデータ転送制御を行い得
るようになっているが、従来側々のチャネルにおけるデ
ータ転送制御には相互に関連性を持たせるような手段は
講じられでいない。例えば、特定の周辺装置に割り付け
られたチャネルを介してデータ転送制御が行われている
とき、その他のチャネルに対してデータ転送要求がなさ
れていても、先にデータ転送を行っているチャネルの動
作が終了されると一旦バス使用権が放棄され、その後で
新たにバス権獲得のためのハントシェークインタフェー
スが行われる。

尚、複数チャネルを持つダイレクト・メモリ・アクセス
・コントローラについて記載された文献の例としては昭
和６０年９月株式会社日立製作所発行の「日立マイクロ
コンピュータデータブツク８／１６ビツトマイクロコン
ピユータ周辺ＬＳ　ＩＪＰ３８９〜Ｐ４４２がある。

〔発明が解決しようとする課題〕

しかしながら、複数チャネルを備えたダイレクト・メモ
リ・アクセス・コントローラにおいて、個々のチャネル
におけるデータ転送制御に相互に関連性を持たせるよう
な手段が講じられておらず、各チャネルに対するバス権
獲得制御が完全独立であると、データ転送制御を別チャ
ネルに移す度にバス権を一旦放棄して新たにバス権を獲
得するための動作が必要になり、これによってデータ転
送効率の低下さらにはシステムのスループット低下を招
くという問題があった。

特に、本発明者の検討によれば、複数のチャネルにまた
がって関連あるデータを転送しなければならないような
システム、例えば通信制御用コントローラを含むような
システムでは、回線制御部を介するデータの送受信制御
に必要な制御情報やダイレクト・メモリ・アクセス・コ
ントローラによるデータ転送制御に必要なアドレス情報
などをメインメモリから読み込むことが必要とされ、さ
らには受信内容に応じて送信処理を行うことも必要とさ
れるため、各種制御情報や送信データをメインメモリか
ら通信制御用コントローラに転送したり、受信データを
メインメモリに転送したりする動作相互間で関連を有す
る場合が頻繁に生じ、このようなときに複数のチャネル
にまたがって連続的にデータ転送を行うことができない
と、システムのスループットは著しく低下してしまうこ
とが明らかにされた。

本発明の目的は、複数のチャネルにまたがって連続的に
データ転送を行うことができ、データ転送効率の向上を
達成することができるデータ転送制御装置を提供すると
にある。

本発明の前記ならびにそのほかの目的と新規な特徴は、
本明細書の記述及び添付図面から明らかになるであろう
。

〔課題を解決するための手段〕

本願において開示される発明のうち代表的なものの概要
を簡単に説明すれば下記の通りである。

すなわち、複数のデータ転送チャネルを備え。

個々のチャネルにおけるデータ転送語数を規定するため
のバースト数レジスタと、複数チャネルに亘る連続デー
タ転送語数を規定するための全バースト数レジスタと、
チャネルのデータ転送可能な状態を受けてバス権獲得の
ための制御を行い１個々のチャネルにおける連続データ
転送語数をバースト数レジスタの設定値に基づいて夫々
制御すると共に、バス権獲得後における連続データ転送
語数が全バースト数レジスタの設定値に到達するまでデ
ータ転送可能な状態にある他のチャネルのためにバス権
を維持する制御手段とを含んで成るものである。このと
き、上記バースト数レジスタ又は全バースト数レジスタ
は書き換え可能に構成することができる。

また、回線制御部及びセントラル・プロセッシング・ユ
ニットを備えた通信制御用ＬＳＩにデータ転送制御装置
を含めるとき、当該データ転送制御装置を上記回線制御
部に専用のデータ転送バスで結合することができる。

〔作　用〕

上記した手段によれば、制御手段は、チャネルにおける
データ転送可能な状態に呼応してバス権を獲得し、個々
のチャネルにおける最大連続データ転送語数を対応する
バースト数レジスタの設定値に従って制御すると共に、
複数のチャネルにおけるデータ転送可能な状態を受ける
ときにはバス権獲得後における連続データ転送語数が最
大限全バースト数レジスタの設定値に到達するまでバス
権を維持するように複数チャネルにまたがる一連のデー
タ転送語数を統括的に監視してバス権の放棄を制御する
ことにより、複数のチャネルにまたがった連続的なデー
タ転送を可能としてデータ転送効率の向上を達成するも
のである。

特に、書き換え可能なバースト数レジスタや全バースト
数レジスタを採用することにより、複数のチャネルにま
たがった連続的なデータ転送制御に自由度が出る。

通信制御ＬＳＩに含まれるデータ転送制御装置が上記回
線制御部に専用のデータ転送バスで結合されると、デー
タ転送制御装置のアクセス制御によって回線制御部と当
該ＬＳＩの外部との間でデータ転送が行われるとき、通
信制御用ＬＳＩ内部の共通内部バスは当該データ転送に
占有されず、斯るデータ転送中に、内蔵セントラル・プ
ロセッシング・ユニットは通信プロトコル処理などの必
要に応じて共通内部バスを利用することができるように
なり、これによって、通信制御ＬＳＩの性質上送受信な
どのためのデータ転送頻度が極めて高くなってもこの状
態が内蔵セントラル・プロセッシング・ユニットの動作
効率を著しく低下させることを防止する。

〔実施例〕

第１図は本発明に係るデータ転送制御装置の一実施例で
あるダイレクト・メモリ・アクセス・コントローラを含
むシステムブロック図である。同図に示されるダイレク
ト・メモリ・アクセス・コントローラ（単にＤＭＡＣと
も記す）１は、特に制限されないが、公知の半導体集積
回路製造技術によってシリコン基板のような１つの半導
体基板に形成された通信制御ＬＳＩ２に内蔵される。

第１図に示される通信制御ＬＳＩ２は、特に制限されな
いが、送受信データや各種パラメータなどを格納するメ
インメモリ３やシステム全体の制御を司るホストプロセ
ッサ４などと共にシステムバス１２に結合されて所定の
通信機能モジュールを構成し、相手局を構成するその他
の通信機能モジュールとの間でデータ通信を行う場合に
データ伝送制御手順やその他の制御を支援する。

ここで先ず通信制御ＬＳＩ２を全体的に説明する。

この通信制御ＬＳＩ２は、送信回線ＴＬ及び受信回線Ｒ
Ｌを介して相手局とシリアルインタフェースを行う回線
制御部６、ホストプロセッサ４やメインメモリ３などと
インタフェースされるホストインタフェース７、ホスト
インタフェース７を介さずに直接メインメモリ３などと
の間でデータ転送を行うためのＤＭＡＣ１、回線制御部
６を介するデータ伝送制御のために必要とされるシステ
ム定数などの各種制御用データやＤＭＡＣ１によるデー
タ転送制御に必要な各種制御情報などを書き換え可能に
格納するＲＡＭ　（ランダム・アクセス・メモリ）８、
及び通信制御ＬＳＩ２全体の制御を司るＣＰＵ　（セン
トラル・プロセッシング・ユニット）９、及び回線制御
部６におけるデータ伝送制御手順を規定するための通信
プロトコル処理プログラムやその他通信制御ＬＳＩ全体
を制御するためのプログラムなどが組み込まれたＲＯＭ
（リード・オンリ・メモリ）１０が、夫々共通内部バス
５に結合されて構成される。

上記回線制御部６は、特に制限されないが、受信回線Ｒ
Ｌから受信した直列データに対してビット同期及びキャ
ラクタ同期を採り、これを直列・並列変換し、伝送誤り
を検出するための所定の演算を行うと共に、受信データ
もしくは受信フレームの種類に応じてＣＰＵ９に所定の
割込み処理を指示する。また、データの送出に際しては
、送出すべきデータもしくはフレームを並列・直列変換
し、ビット同期及びキャラクタ同期を採りながら、伝送
誤り検出用の符号などを付加してデータを送信回線ＴＬ
から送出する。

上記ホストインタフェース７は、ホストプロセッサ４が
通信制御ＬＳＩ２にコマンドを発行したり、通信制御Ｌ
ＳＩ２の内部状態に対応するステータスを読み取ったり
するときに利用される。

上記ＤＭＡＣｌは１回線制御部６で処理された受信デー
タもしくは受信フレームの所定フィールドをメインメモ
リ３へ格納するためのデータ転送制御を行うと共に、メ
インメモリ３に格納されているデータを送信するために
回線制御部６に転送する制御を行い、さらには、通信プ
ロトコル処理に必要な各種パラメータやテーブル構成用
データ及びＤＭＡＣ１によるデータ転送制御用情報をメ
インメモリ３とＲＡＭ８との間で転送する制御を行う。

特に制限されないが１回線制御部６とメインメモリ３と
の間で行われるＤＭＡＣｌの制御に基づくデータ転送に
は、ＤＭＡＣ１と回線制御部６とを結合するＤＭＡ転送
専用バス１１が用いられる。

これにより、ＤＭＡＣ１のアクセス制御によって回線制
御部６とメインメモリ３との間でのデータ転送が行われ
るとき、共通内部バス５は当該ＤＭＡ転送に占有されず
、斯るＤＭＡ転送中に、ＣＰＵ９は通信プロトコル処理
の必要に応じて共通内部バス５を利用することができる
。

上記回線制御部６とＤＭＡ転送専用バス１１との間には
、特に制限されないが、ファースト・イン・ファースト
・アウト形式の図示しないデータバッファが設けられて
いて、上記ＤＭＡＣｌの制御によるデータ転送速度と回
線制御部６によるデータの送受信速度との相違を吸収も
しくは緩衝するようになっている。

斯る通信制御ＬＳＩ２において、例えばＨＤＬＣ（ハイ
レベル・データ・リンク・コントロール）系列の制御手
順が採用されている場合、上記回線制御部６は、これに
供給されるデータもしくはフレームを解読して、それに
含まれるアドレスや制御フィールドに含まれる情報の処
理を進めると共に、フレームを構成する情報、即ち受信
フレームの情報又はＤＭＡＣｌを経由してメインメモリ
３から転送される送信すべき情報を、上記ファースト・
イン・ファースト・アウト形式の図示しないデータバッ
ファに蓄える。

このとき、回線制御部６は、アドレスや制御フィールド
に含まれる情報などに従ってＣＰＵ９に各種割込みを与
える。　、ＣＰ　Ｕ　９はそのときの割込みの種類に応
じたベクタを発生して制御手順を分岐させる。例えば、
情報フレームの受信である場合には、フレームチエツク
シーケンスと誤り検出のだめの演算結果とが照合され、
正常な場合にはＤＭＡＣｌが起動されて、図示しないデ
ータバッファに蓄えられた受信データの情報フィールド
がＤＭＡＣ１を経由してメインメモリ３に転送される。

また、情報フレームの送信である場合には、ＤＭＡＣ１
を経由して図示しないデータバッファに取り込まれてい
る情報フィールドに、アドレスフィールド、制御フィー
ルド、フレーム開始フラグ、フレームチエツクシーケン
ス及びフレーム終了フラグが付加されてフレームが作成
され、これが回線制御部６から送出される。

次にＤＭＡＣ１の詳細を説明する。

本実施例のＤＭＡＣ１は、回線制御部６で受信したデー
タをメインメモリ３に転送するための第０チャネルＣＨ
，、送信データをメインメモリ３から回線制御部６に転
送するための第１チャネルＣＨ１，メインメモリ３とＲ
ＡＭ８相互間におけるデータ転送のための第２チャネル
ＣＨ，を備える。

第０チヤネルＣＨ，に対応するデータ転送制御レジスタ
としては、当該チャネルにおけるデータ転送の可否をイ
ネーブルビットやディスイネーブルビットによって示す
ステータスレジスタＳＲｏ、データ転送バイト数が設定
されるバイトカウントレジスタＢＣ０、転送先先頭アド
レスが格納されるアドレスレジスタＡＲｏ、バーストモ
ードによる第Ｏチャネルでの連続データ転送バイト数が
設定されるバースト数レジスタＢＲ，が設けられている
６同様に第１チヤネルＣＨ１に対応するデータ転送制御
レジスタは、当該チャネルにおけるデータ転送の可否を
イネーブルビットやディスイネーブルビットによって示
すステータスレジスタＳＲ□、データ転送バイト数が設
定されるバイトカウントレジスタＢＣ，、転送元先頭ア
ドレスが格納されるアドレスレジスタＡＲ工、バースト
モードによる第１チヤネルＣＨ□での連続データ転送バ
イト数が設定されるバースト数レジスタＢＲ１とされ、
さらに、第２チヤネルＣＨ２に対応するデータ転送制御
レジスタは、データ転送方向を示すモードレジスタＭＲ
，，当該チャネルにおけるデータ転送の可否をイネーブ
ルビットやディスイネーブルビットによって示すステー
タスレジスタＳＲ，、データ転送バイト数が設定される
バイトカウントレジスタＢＣ２、転送元先頭アドレス及
び転送先先頭アドレスが接結されるアドレスレジスタＡ
Ｒ，、バーストモードによる第２チャネルＣＨ，での連
続データ転送バイト数が設定されるバースト数レジスタ
ＢＲ２とされる。

上記各チャネルＣＨｏ−ＣＨ，に対応して設けられた各
種データ転送制御用レジスタに対するデータの設定は、
回線制御部６からの割込みやホストプロセッサ４から与
えられるコマンドに基づいて上記ＣＰＵ９が行う。

上記ステータスレジスタＳＲ，，ＳＲよ、ＳＲ。

にイネーブルビットが設定されると、これに応するチャ
ネルＣＨ，，ＣＨ１，ＣＨ２に対応されるチャネルリク
エスト信号ＣＲＥＱ、、ＣＲＥＱ□、ＣＲＥＱ、がアサ
ートされる。

各チャネルＣ）Ｉｏ、ＣＨよ、ＣＨ２に対応されるバイ
トカウントレジスタＢＣｏ、ＢＣ工、ＢＣ，は対応チャ
ネルにおける１バイトのデータ転送動作毎にその設定値
が図示しないデイクリメンタによって減算される。パイ
カウントレジスタＢＣｏ。

ＢＣ工、ＢＣ，がディクリメントされてクリア状態に戻
されたときは対応するステータスレジスタＳＲｏ、ＳＲ
１，ＳＲ，のイネーブルビットがリセットされ、これに
呼応して対応するチャネルリクエスト信号ＣＲＥＱ、、
ＣＲＥＱｌ、ＣＲＥＱ、がネゲートされる。

バースト数しジスタＢＲ，，ＢＲ工、ＢＲ，の設定値は
図示しないバースト数コンベアレジスタの値と比較され
る。このバースト数コンベアレジスタはこれに対応する
チャネルにおけるデータ転送動作の開始によってクリア
され、１バイトのデータ転送毎にその値がインクリメン
トされる。この図示しないバースト数コンベアレジスタ
の値が対応するバースト数レジスタの値に一致すると、
対応するバイトカウントレジスタがクリア状態に到達し
ておらずに対応するチャネルリクエスト信号ＣＲＥＱ、
、ＣＲＥＱｌ、ＣＲＥＱ２がアサート状態を保持してい
る場合、当該チャネルリクエスト信号は一旦ネゲートさ
れた後に再びアサートされる。

アドレスレジスタＡＲ０，ＡＲ工、ＡＲ，は、対応チャ
ネルにおける１バイトのデータ転送動作毎にその設定値
が図示しないインクリメンタによって加算されてネクス
トアドレスを保有していく。

チャネルリクエスト信号ＣＲＥＱ、、、ＣＲＥＱ工。

ＣＲＥ　Ｑ　ｚは夫々転送制御部ＡＣＯＮＴに供給され
る。この転送制御部ＡＣＯＮＴは、チャネルリクエスト
信号ＣＲＥＱ、、ＣＲＥＱ、、ＣＲＥＱ。

の何れか１つがアサートされるとこれに呼応してバスリ
クエスト信号ＢＲＥＱをアサートして、ホストプロセッ
サ４にバス権開放を要求する。ホストプロセッサ４は実
行中のメモリサイクルを終了した後にパスアクナリッジ
信号ＢＡＣＫをアサートしてバス権を放棄する。これに
よってバス権を獲得した転送制御部ＡＣＯＮＴは、夫々
のチャネルに対応するチャネルリアクツリッジ信号の何
れか１つをアサートして所定のチャネルにデータ転送動
作の開始を指示する。このとき複数のチャネルリクエス
ト信号がアサートされているときには、特に制限されな
いが、そのアサートタイミングの早遅に従って優先制御
を行い、優先度の高いチャネルに対してチャネルアクノ
リッジ信号をアサートする。

転送制御部ＡＣＯＮＴは一旦獲得したバス権を維持しな
がら複数チャネルに亘る連続データ転送を可能とする。

即ち、複数チャネルに亘る連続データ転送バイト数を規
定するための全バースト数レジスタＴＢＲを備える。こ
の全バースト数レジスタＴＢＲにはＣＰＵ９によって全
バースト数が初期設定される。この設定値は図示しない
全バースト数コンベアレジスタの値と比較される。全バ
ースト数コンベアレジスタは、転送制御部ＡＣ○ＮＴが
バス権を獲得して何れかのチャネルにデータ転送動作を
開始させることに呼応してクリアされ、その後１バイト
のデータ転送毎にインクリメントされる。転送制御部Ａ
ＣＯＮＴは、バス権を獲得した後に全てのチャネルリク
エスト信号ＣＲＥＱｏ、ＣＲＥＱ、、ＣＲＥＱ２がネゲ
ート状態にされる場合、及び図示しない全バースト数コ
ンベアレジスタの値が上記全バースト数レジスタＴＢＲ
に一致する場合にだけ当該バス権を放棄する。

したがって、１つのチャネルリクエスト信号がアサート
されている状態では、これに応するチャネルにおける図
示しないバースト数コンベアレジスタの値が対応するバ
ースト数レジスタの設定値に一致する場合、又は当該チ
ャネルに対応するバイトカウントレジスタがＯにクリア
された場合にバス権を放棄する。複数のチャネルリクエ
スト信号がアサートされた場合には、優先制御に基づい
て最初にデータ転送動作が開始されたチャネルにおける
図示しないバースト数コンベアレジスタの値が対応する
バースト数レジスタＢＲｏ、ＢＲ□。

ＢＲ，の設定値に一致し、又は当該チャネルに対応する
バイトカウントレジスタＢＣ，，ＢＣ１，ＢＯ２が０に
クリアされて、当該チャネルのチャネルリクエスト信号
がネゲートされても、バスリクエスト信号ＢＲＥＱはそ
の他のチャネルにおけるアサート状態のチャネルリクエ
スト信号によってアサート状態が保持され、そのまま次
のチャネルにおけるデータ転送動作に移行される。そし
て最大限図示しない全バースト数コンベアレジスタの値
が全バースト数レジスタＴＢＲの設定値に一致されるま
で、複数チャネルに亘る一連のデータ転送動作が１回の
バス権獲得期間中に許容される。

次に上記ＤＭＡＣ１による複数チャネルに亘る一連のデ
ータ転送動作を説明する。

通信制御ＬＳＩ２が受信回線ＲＬからデータを受信する
場合には、当該受信データは回線制御部６でパラレルデ
ータに変換されて内部の図示しないデータバッファに蓄
えられると共に、ＣＰＵ９にデータ受信を意味する割込
みを発生する。・これによりＣＰＵ９はＤ　Ｍ　Ａ　Ｃ
１の第０チヤネルＣＨ８を介するデータ転送制御のため
に必要な各種制御情報を設定する。即ち、バイトカウン
トレジスタＢＣｏにデータ転送バイト数を設定すると共
に、アドレスレジスタＡＲ，にメインメモリ３における
転送先先頭アドレスを格納し、更にステータスレジスタ
ＳＲｏにイネーブルビットを設定する。

尚、第ＯチャネルＣＨ，での連続データ転送バイト数を
バースト数レジスタＢＲ，に設定する動作は、特に制限
されないが、システム起動時に行われ、その値は一定に
保たれている。

通信制御ＬＳＩ２の送信回線ＴＬからデータ送信を行う
場合には、予めホストプロセッサ４は送信すべきデータ
をメインメモリ３に格納してからデータ送信を指示する
コマンドをＣＰＵ９に与えておく。ＣＰＵ９はこのコマ
ンドを実行するに当たって、ＤＭＡＣ１の第１チヤネル
ＣＨ工を介するデータ転送制御のために必要な各種制御
情報を設定する。即ち、バイトカウントレジスタＢＣ工
にデータ転送バイト数を設定すると共に、アドレスレジ
スタＡＲ□にメインメモリ３における転送元先頭アドレ
スを格納し、更にステータスレジスタＳＲ工にイネーブ
ルビットを設定する。尚、第１チヤネルＣＨ□での連続
データ転送バイト数をバースト数しジスタＢＲ工に設定
する動作は、特に制限されないが、システム起動時に行
われ、その値は一定に保たれている。

回線制御部６を介するデータの送受信に必要な各種パラ
メータもしくは制御情報などをＲＡＭ８とメインメモリ
３相互間で転送する場合には、ホストプロセッサ４は当
該データ転送に必要なコマンドをＣＰＵ９に与えておく
。ＣＰＵ９はこのコマンドを実行するに当たって、ＤＭ
ＡＣ１の第２チヤネルＣＨ２を介するデータ転送制御の
ために必要な各種制御情報を設定する。即ち、バイトカ
ウントレジスタＢＣ２にデータ転送パイ１〜数を、そし
てモードレジスタＭＲ２にデータ転送方向を示すデータ
を設定すると共に、アドレスレジスタＡＲ２に転送元先
頭アドレス及び転送先先頭アドレスを格納し、更にステ
ータスレジスタＳＲ２にイネーブルビットを設定する。

尚、第２チヤネルＣＨ２での連続データ転送バイト数を
バースト数レジスタＢＲ，に設定する動作は、特に制限
されないが、システム起動時に行われ、その値は一定に
保たれている。

転送制御部ＡＣＯＮＴに含まれる全バースト数レジスタ
ＴＢＲには、特に制限されないが、システム起動時に８
バイトに呼応するデータが設定されている。

ここで、夫々のステータスレジスタ５Ｒ１１１−８Ｒ２
に相前後してイネーブルビットが設定されることにより
３つのチャネルＣＨｏ−ＣＨ２にデータ転送動作が次々
に指示される場合を以下の動作説明の中心とする。

例えば、上記イネーブルビットの設定動作はステータス
レジスタＳＲ，，ＳＲよ、ＳＲ２の順番で行われたとす
ると、この順番に従ってチャネルリクエスト信号ＣＲＥ
Ｑ、、ＣＲＥＱ、、ＣＲＥＱ２がアサートされて転送制
御部ＡＣＯＮＴに与えられる。これに応じて転送制御部
ＡＣＯＮＴは第２図の時刻ｔ０にバスリクエスト信号Ｂ
ＲＥＱをアサートしてホストプロセッサ４にバス権を要
求する。この要求に対してホストプロセッサ４が第２図
の時刻ｔ工にパスアクノリッジ信号ＢＡＣＫをアサート
してバス権を放棄すると、転送制御部ＡＣＯＮＴは、チ
ャネルリクエスト信号ＣＲＥＱ、。

ＣＲＥＱ工、ＣＲＥＱ２のアサートタイミングの早遅に
従った優先制御に基づき、そのとき最初にアサートされ
たチャネルリクエスト信号ＣＲＥＱ。

に応するチャネルアクノリッジ信号ＣＡＣＫ、をアサー
トし、これによって回線制御部６で受信されたデータが
第ＯチャネルＣＨｏを介して第２図の時刻ｔ２にメイン
メモリ３へ転送開始される。

このとき、第ＯチャネルＣＨｏにおけるバイトカウント
レジスタＢＣｏには７バイトに応するデータが設定され
、バースト数レジスタＢＲ，には３バイトに応するデー
タが設定されているとすると、この第ＯチャネルＣＨ，
を利用して回線制御部６の受信データが３バイトだけメ
インメモリ３に転送されたところでチャネルリクエスト
信号ＣＲＥＱＯがネゲートされ、これを受けてチャネル
アクノリッジ信号ＣＡＣＫ、もネゲートされることによ
って当該第０チヤネルＣＨ０におけるデータ転送動作が
一旦終了され、再び当該チャネルＣＨ０における残りの
データ転送のためにチャネルリクエスト信号ＣＲＥ　Ｑ
　ｏがアサートされる。

転送制御部ＡＣＯＮＴが時刻ｔ１にバス権を獲得した後
、第ＯチャネルＣＨ，におけるデータ転送が開始される
と、１バイトのデータ転送毎に図示しない全バースト数
コンベアレジスタがクリア状態から順次インクリメント
され、この値が全バースト数レジスタＴＢＲの値に到達
するかの判別が転送制御部ＡＣＯＮＴで行われる。上述
のようにしてチャネルリクエスト信号ＣＲＥ　Ｑｏが一
旦ネゲートされたとき１図示しない全バースト数コンベ
アレジスタは全バースト数レジスタＴＢＲの設定値であ
る８バイトに達していないため、転送制御部ＡＣＯＮＴ
はそのときバス権を放棄せずに今度はその優先制御によ
ってチャネルリクエスト信号ＣＲＥ　Ｑ　ｔにプライオ
リティ−を認めて当該チャネルリクエスト信号ＣＲＥＱ
工に応するチャネルアクノリッジ信号ＣＡＣＫ□をアサ
ートする。

これにより、第ＯチャネルＣＨｏに引き続いて第１チヤ
ネルＣＨ１におけるデータ転送が第２図の時刻ｔ、から
開始される。

このとき第１チヤネルＣＨ□におけるバイトカラントレ
ジスタＢＣ□には３バイ１〜に応するデータが設定され
、バースト数レジスタＢＲ１には２バイトに応するデー
タが設定されているとすると、送信すべきデータがこの
第１チヤネルＣＨ工を利用してメインメモリ３から回線
制御部６に２バイトたけ転送されたところでチャネルリ
クエスト信号ＣＲＥＱ□が一旦ネゲートされ、これを受
けてチャネルアクノリッジ信号ＣＡＣＫ工もネゲートさ
れることによって第１チヤネルＣＨ工におけるデータ転
送動作が一旦終了され、再び当該第１チヤネルＣＨ１に
おける残りのデータ転送のためにチャネルリクエスト信
号ＣＲＥＱ□がアサートされる。

このようにしてチャネルリクエスト信号ＣＲＥＱ工が一
旦ネゲートされたとき、図示しない全バースト数コンベ
アレジスタは全バースト数レジスタＴＢＲの設定値であ
る８バイトに達していないため、転送制御部ＡＣＯＮＴ
はそのときバス権を放棄せずにその優先制御によって今
度はチャネルリクエスト信号ＣＲＥ　Ｑ　２にプライオ
リティ−を認めて当該チャネルリクエスト信号ＣＲＥＱ
２に応するチャネルアクノリッジ信号ＣＡ　ＣＫ２をア
サートする。これにより、第０チヤネルＣＨＯ及び第１
チヤネルＣＩ−（工に引き続いて第２チャネルＣＨ，に
おけるデータ転送が第２図の時刻ｔ４から開始される。

このとき第２チャネルＣＨ２におけるバイトカウントレ
ジスタＢＣ２には１バイトに応するデータが設定され、
バースト数レジスタＢＲ２には２バイトに応するデータ
が設定されているとすると、この第２チヤネルＣＨ２を
利用してメインメモリ３とＲＡＭ８との間で１バイトの
データ転送が行われたところでチャネルリクエスト信号
ＣＲＥＱ２がネゲートされ、これを受けてチャネルアク
ノリッジ信号ＣＡ　ＣＫ２もネゲートされることによっ
て当該チャネルＣＨ２におけるデータ転送動作が終了さ
れる。

このようにしてチャネルリクエスト信号ＣＲＥＱ２がネ
ゲートされたとき、図示しない全バースト数コンベアレ
ジスタは全バースト数レジスタＴＢＲの設定値である８
バイトに達していないため、転送制御部ＡＣＯＮＴはそ
のときバス権を放棄せずにその優先制御によってチャネ
ルリクエスト信号ＣＲＥＱＩ、に再びプライオリティ−
を認めて最初と同様にチャネルアクノリッジ信号ＣＡＣ
Ｋ０をアサートする。これにより、第ＯチャネルＣＨ０
、第１チャネルＣＨ１，及び第２チヤネルＣＨ。

に引き続いて再び第０チャネルＣＨ，におけるデータ転
送が第２図の時刻ｔ５から開始される。

第ＯチャネルＣＨｏにおける今回のデータ転送が２バイ
ト行われると１図示しない全バースト数コンベアレジス
の値が全バースト数レジスタＴＢＲの設定値である８バ
イトに到達するため、転送制御部ＡＣＯＮＴはチャネル
アクノリッジ信号ＣＡＣＫ０をネゲートして第Ｏチャネ
ルＣＨｏにおける３バイト目のデータ転送動作を中止さ
せ、且つ。

第２図の時刻ｔ６にバスリクエスト信号ＢＲＥＱをネゲ
ートしてバス権を一旦放棄する。これにより、時刻ｔ工
に獲得したバス権に基づく複数チャネルにまたがる連続
的なデータ転送は、全パースト数レジスタＴＢＲの設定
値で規定される８バイトで−通り終了される。

このようにして時刻ｔ６にバス権が放棄されたとき、第
ＯチャネルＣＨ０におけるバイトカウントレジスタＢＣ
０には２バイトに呼応する値が残り、また、第１チヤネ
ルＣＨ工におけるバイトカウントレジスタＢＣ，には１
バイトに呼応する値が残っているため、チャネルリクエ
スト信号ＣＲＥＱ１及びＣＲＥＱｌはアサート状態をそ
のまま維持している。したがって、転送制御部ＡＣＯＮ
Ｔは、時刻ｔ６にバス権を放棄した後の時刻ｔ７に再び
バスリクエスト信号ＢＲＥＱをアサートしてホストプロ
セッサ４にバス権を要求する。この要求に対してホスト
プロセッサ４が第２図の時刻ｔ８にパスアクノリッジ信
号ＢＡＣＫをアサートしてバス権を放棄すると、転送制
御部ＡＣＯＮＴはその優先制御に従ってチャネルリクエ
スト信号ＣＲＥＱ、に応するチャネルアクノリッジ信号
ＣＡＣＫ、をアサートシ、これによって第２図の時刻ｔ
。

から再び第ＯチャネルＣＨｏを介するデータ転送が開始
される。この第０チヤネルＣＨ，におけるデータ転送が
２バイト行われると、バイトカウントレジスタＢＣｏが
クリアされる結果、チャネルリクエスト信号ＣＲＥＱ、
がネゲートされることに呼応して当該第０チヤネルＣＨ
ｏにおけるデータ転送が終了される。チャネルリクエス
ト信号ＣＲＥＱｏがネゲートされたとき第１チヤネルＣ
Ｈ工のチャネルリクエスト信号ＣＲＥＱ工がアサート状
態にあり、且つ図示しない全バースト数コンベアレジス
タの値が全バースト数レジスタＴＢＲの値に到達してい
ないことから、転送制御部ＡＣ○ＮＴはバス権を放棄せ
ずそのままチャネルリクエスト信号ＣＲＥＱ１にプライ
オリティを与えて時刻ｔ□。から第１チヤネルＣＨ工に
データ転送を開始させる。この第１チヤネルＣＨ□にお
けるデータ転送が１バイト行われると、バイトカウント
レジスタＢＣ□がクリアされる結果、チャネルリクエス
ト信号ＣＲＥＱ□がネゲートされることに呼応して当該
第１チャネルＣＨ，におけるデータ転送が終了される。

本実施例に従えば、チャネルリクエスト信号ＣＲＥＱ工
がネゲートされると、アサートされているチャネルリク
エスト信号が無くなるため、これに応じて転送制御部Ａ
ＣＯＮＴは時刻ｔ１□にバスリクエスト信号ＢＲＥＱを
ネゲートしてバス権を放棄する。

上記実施例によれば以下の作用効果を得るものである。

（１）ＤＭＡＣＩは、個々のチャネルＣＨｏ、ＣＨ□、
ＣＨ，におけるデータ転送可能な状態即ちイネーブルビ
ットのセット状態に呼応してバス権を獲得し１個々のチ
ャネルＣＨ，，ＣＨ□、ＣＨ２における最大連続データ
転送語数を対応するパースミルレジスタＢＲ，，ＢＲ１
，ＢＲ２の設定値に従って制御すると共に、複数のチャ
ネルにおけるデータ転送可能な状態を受けるときにはバ
ス権獲得後における連続データ転送語数が最大限全バー
スト数レジスタＴＢＲの設定値に到達するまでバス権を
維持するように複数チャネルにまたがる一連のデータ転
送語数を統括的に監視してバス権の放棄を制御すること
により、複数のチャネルにまたがつた連続的なデータ転
送を可能としてデータ転送効率の向上を達成することが
できる。

（２）本実施例のような通信制御ＬＳＩを含むような複
数のチャネルにまたがって関連あるデータを転送しなけ
ればならないようなシステムでは、回線制御部６を介す
るデータの送受信制御に必要な制御情報やデータ転送制
御に必要なアドレス情報などをメインメモリ３から読み
込むことが必要とされ、さらには受信内容に応じて送信
処理を行うことも必要とされるため、各種制御情報や送
信データをメインメモリ３からＲＡＭ８に転送したり、
受信データをメインメモリ３に転送したりする動作相互
間で関連を有する場合が頻繁に生じ、このようなときに
本実施例のように複数のチャネルにまたがって連続的に
データ転送を行うことができると、システムのスループ
ットを著しく向上させることができる。この場合、ＤＭ
ＡＣｌは最大限全バースト数レジスタＴＢＲに設定され
たバイト数をデータ転送する期間だけバスを占有し、無
制限に長くバス権を保有するものではないから、逆にホ
ストプロセッサ４の可動効率が低下する虞はない。

（３）特に、書き換え可能なバースト数レジスタＢＲ０
〜ＢＲ３や全バースト数レジスタＴＢＲを採用すること
により、複数のチャネルにまたがった連続的なデータ転
送語数を任意に変更することができると共にシステムの
柔軟性を増すことができる。例えば、バースト数レジス
タＢＲｏ−ＢＲ２に関し、受信オーバーランを防止する
には受信データ転送用の第０チヤネルＣＨ０のバースト
数を多く設定すればよい。また、送信のアンダーランが
クリティカルになるようなシステムにおいては送信デー
タ転送用の第１チヤネルＣＨ工のバースト数を多く設定
するようにすればよい。

（４）回線制御部６とメインメモリ３との間で行われる
ＤＭＡＣ，１の制御によるデータ転送に、回線制御部６
とＤＭＡＣ１を結合するＤＭＡ転送専用バス１１を用い
ると、斯るデータ転送に際して、共通内部バス５は当該
ＤＭＡ転送に占有されず、ＤＭＡ転送中にＣＰＵ９は通
信プロトコル処理の必要に応じて共通内部バス５を利用
することができる。したがって、通信制御ＬＳＩの性質
上ＤＭＡＣｌによるデータ転送頻度が極めて高くなって
も、この状態がＣＰＵ９による通信プロトコル処理の障
害になることを防止することができ、上記同様システム
効率向上に寄与することができる。

以上本発明者によってなされた発明を実施例に基づいて
具体的に説明したが本発明はそれに限定されずその要旨
を逸脱しない範囲において種々変更することができる。

例えば、上記実施例ではチャネルの数を３つ、そして全
バースト数レジスタの数を１つとしたが本発明はこれに
限定されずチャネルや全バースト数レジスタの数を適宜
変更することができる。例えば、チャネル数を１０個と
した場合に、第４チヤネルから第４チヤネルまでは第１
全バースト数レジスタの制御下に置き、第５チヤネルか
ら第９チヤネルまでを第２全バースト数レジスタの制御
下に置くことができる。

また、上記実施例ではバースト数レジスタ及び全バース
ト数レジスタを書き換え可能に構成したが、書き換えタ
イミングはシステム起動時に限定されず、チャネルに対
する制御情報設定時に適宜に行うようにすることができ
、さらには当該レジスタのデータ保持機能を不揮発性も
しくは固定にしてもよい。

また、上記実施例では各チャネルリクエスト信号に対す
る優先制御をそれら信号のアサートタイミングの早遅に
基づいて行うようにしたが、予め各チャネルに設定され
た優先度に基づいて優先制御を行うようにしてもよい。

以上の説明では主として本発明者によってなされた発明
をその背景となった利用分野である１チップ通信制御Ｌ
ＳＩに適用した場合について説明したが本発明はそれに
限定されずＤＭＡＣ単体としてさらにはシングルチップ
マイクロコンピュータなど種々の半導体集積回路に適用
することができる。本発明は、少なくとも複数チャネル
を保有するデータ転送制御機能を備えた条件のものに適
用することができる。

〔発明の効果〕

本願において開示される発明のうち代表的なものによっ
て得られる効果を簡単に説明すれば下記の通りである。

すなわち、個々のチャネルにおける連続データ転送語数
をバースト数レジスタの設定値に基づいて夫々制御する
と共に、バス権獲得後における連続データ転送語数が全
バースト数レジスタの設定値に到達するまでデータ転送
可能な状態にある他のチャネルのためにバス権を維持す
ることにより、複数のチャネルにまたがった連続的なデ
ータ転送を可能としてデータ転送効率を向上させること
ができるという効果がある。

また、書き換え可能なバースト数レジスタや全バースト
数レジスタを採用することにより、複数のチャネルにま
たがった連続的なデータ転送語数を任意に変更すること
ができると共に、システムの柔軟性を増すことができる
という効果がある。

そして、回線制御部及びセントラル・プロセッシング・
ユニットを備えた通信制御ＬＳＩにデータ転送制御装置
を含めると共に、当該データ転送制御装置を回線制御部
に専用のデータ転送バスで結合すると、通信制御ＬＳＩ
の性質上データ転送制御装置による送受信データの転送
頻度が極めて高くなっても、この状態が内蔵セントラル
・プロセッシング・ユニットによる通信プロトコル処理
などの障害になることを防止することができ、システム
効率向上に寄与することができる。

【図面の簡単な説明】

第１図は本発明に係るデータ転送制御装置の一実施例で
あるダイレクト・メモリ・アクセス・コントローラを含
むシステムブロック図、第２図は上記ダイレクト・メモ
リ・アクセス・コントローラによる複数チャネルに亘る
一連のデータ転送動作を説明するためのタイムチャート
である。 １・・・ＤＭＡＣ１２・・・通信制御ＬＳＩ、３・・・
メインメモリ、４・・・ホストプロセッサ、５・・・共
通内部バス、６・・・回線制御部、７・・・ホストイン
タフェース、８・・・ＲＡＭ、９・・・ＣＰＵ、１０・
・・ＲＯＭ、１１・・・ＤＭＡ転送専用バス、１２・・
・システムバス、ＣＨ，、ＣＨ，、ＣＨ２−・・チャネ
ル、ＳＲ，、ＳＲ，。 ＳＲ２・・・ステータスレジスタ、ＢＣｏ、ＢＣ□、Ｂ
Ｏ２・・・バイトカウントレジスタ、ＡＲｏ、ＡＲ，。 ＡＲ２−・アドレスレジスタ、　ＢＲｏ、　ＢＲｌ、　
ＢＲ２・・・バースト数しジスタタ、ＭＲ２・・・モー
ドレジスタ、ＣＲＥＱｏ、ＣＲＥＱｌ、ＣＲＥＱ２−＝
チャネルリクエスト信号、ＣＡＣＫｏ、ＣＡＣＫ□、Ｃ
ＡＣＫ２・・・チャネルアクノリッジ信号、ＡＣＯＮＴ
・・・転送制御部、ＢＲＥＱ・・・パースリクエスト信
号、ＢＡＣＫ・・・バスアクノリッジ信号。

Claims (1)

1. 【特許請求の範囲】 １、複数のデータ転送チャネルを備え、個々のチャネル
   におけるデータ転送語数を規定するためのバースト数レ
   ジスタと、複数チャネルに亘る連続データ転送語数を規
   定するための全バースト数レジスタと、チャネルのデー
   タ転送可能な状態を受けてバス権獲得のための制御を行
   い、個々のチャネルにおける連続データ転送語数をバー
   スト数レジスタの設定値に基づいて夫々制御すると共に
   、バス権獲得後における連続データ転送語数が全バース
   ト数レジスタの設定値に到達するまでデータ転送可能な
   状態にある他のチャネルのためのバス権を維持する制御
   手段とを含んで成るデータ転送制御装置。 ２、上記バースト数レジスタ又は全バースト数レジスタ
   は書き換え可能に構成されて成るものであることを特徴
   とする特許請求の範囲第１項記載のデータ転送制御装置
   。 ３、回線制御部及びセントラル・プロセッシング・ユニ
   ットを備えた通信制御用ＬＳＩに含まれると共に、上記
   回線制御部に専用のデータ転送バスで結合された特許請
   求の範囲第１項又は第２項記載のデータ転送制御装置。