JPH01211162A - 実時間マルチプロセッサ型信号処理装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 【産業上の利用分野】

この発明は、ビデオ信号処理等の用途に用いるため、大
量のデータを高速（実時間）に処理するマルチプロセッ
サ型信号処理装置に関するものである。

【従来の技術】

第７図は例えば、リールタイム　ビデオ　シグナル　プ
ロセッサ　モジュール（Ｒｅａｌｔｉｍｅ　Ｖｉｄｅ。 Ｓｉｇｎａｌ　Ｐｒｏｃｅｓｓｏｒ　Ｍｏｄｕｌｅ）、
アイシイエイエスエスピ８７（ＩＣＡＳＳＰ’８７）　
（米国、ダシ２，１９８フ年４月）予稿集ＰＬ９６１〜
Ｐ１９６４に示された従来の実時間マルチプロセッサ型
信号処理装置の構成を示す図であり、図において、９は
入力端子、１００はこの入力端子９からの入力データを
分配する入力バス、１０１は前処理結果を分配するフィ
ードバックバス、１０２は信号処理モジュールであり、
この信号処理モジュール１０２は入力ストレージ１０３
．処理ユニツト１０４．出力ストレージ１０５．タイミ
ング制御卸ユニツト１０６を有する。１０７は出力ポー
ト１１２からのフィードバック・データをフィードバッ
クバス１０１へ出力するワイヤド・オア回路、１０８は
出力ポート１１１からの出力データ１１１を出力バス１
１３へ出力するワイヤド・オア回路、１０９は信号処理
モジュール１０２への入力データの入力ポート、１１０
は信号処理モジュール１０２へのフィードバックデータ
の入力ポート、１９はデータ出力端子である。 第８図は第７図における１つの信号処理モジュール１０
２をより詳細に示した構成図であり、第８図において、
１２０はアドレス生成器（ＡＧＯＡ）　１２１は入力ポ
ート１０９を介して入力バス１００からデータを入力す
る入力ダブルメモリ（ＭＥＭ　Ａ）　、１２２は入力ポ
ート１１０を介してフィードバックバス１０１からデー
タを入力する入力ダブルメモリ（ＭＥＭ　Ｂ）、１２３
はアドレス生成器（八ＧＯＢ）　、１２４はＸ−バス、
１２５はＹ−バス、１２６はパイプライン演算ユニット
（ＰＡＵ）であり、このパイプライン演算ユニット１２
６の入力端子ＥＸＩはＸ−バス１２４に接続され、また
、入力端子ＥＸ２はＹ−バス１２５に接続されている。 １２７は出力側がＸ−バス１２４に接続されたデータメ
モリ（ＭＥＭ　Ｐ（Ｑ））、１２８は出力側がＹ−バス
１２５とデータメモリ１２７に接続されたアドレス生成
器（八ＧＵ　Ｐ（ロ））、１２９は出力側がＸ−バス１
２４゜Ｙ−バス１２５に接続されたモードレジスタ（Ｍ
ＤＲ）、１３０はＺ−バスであり、このＺ−バス１３０
はアドレス生成器１２０．１２３．１２８．パイプライ
ン演算ユニノ目２６．データメモリ１２７．モードレジ
スタ１２９の各入力側に接続されている。１３１はシー
ケンサ（ＳＥ口）　、１３２はシーケンサ１３１の出力
側に接続された命令メモリ（ＩＲＡＭ）、１３３は命令
メモ１月３２の出力側に接続されたデコーダ（ＤＥＣ）
であり、このデコーダ１３３の出力側はＺ−バス１３０
と出力バス１３４に接続されている。この出力バス１３
４はモードレジスタ１２９の入力側とＺ−バス１３０と
接続されている。１３５は出力バス１３４に接続された
ＦＩＦＯメモリ（ＭＥＭ　Ｃ）　、１３６は出力バス１
３４に接続されたＦＩＦＯメモリ（ＭＥＭ　Ｄ）　、１
１１　はＦＩＦＯメモリ１３５の出力ボート、１１２は
ＦＩＦＯメ千１月３６の出力ボートである。 第９図は典型的な動画像の高能率符号化器のアルゴリズ
ム構成例を示す図であり、図において、１４０は入力映
像信号の入力端子、１４１は少なくとも１フレ一ム分の
容量を持ち、同時に読出し／書込みが可能な入力フレー
ムバッファ、１４２は残差を求めるフレーム間減算器、
１４３はブロック識別器、１４４は符号化器、１４５は
符号化器１４４から出力される符号化パラメータ、１４
６は可変長符号化器、１４７はビデオ多重部、１４８は
送信バッファメモリ、１４９は符号化データの出力端子
であり、この入力端子１４０と出力端子１４９の間に上
記各部１４１〜１４４，１４６〜１４８が順次に接続さ
れている。 １５０は符号化パラメータ１４５に入力する局部複合器
、１５１はフレーム間加算器、１５２はループ内フィル
タ、１５３は符号化フレームメモリ、１５４は符号化済
前フレームデータ、１５５は動き補償部、１５６は入力
フレームバッファ１４１から動き補償部１５５に供給さ
れる現フレームデータ、１５７は動ベクトルデータ、１
５８は動き補償部１５５からフレーム間減算器１４２．
フレーム間加算器１５１に供給される動き補償後の前フ
レームデータ、１５９はフィードバック信号、１６０は
符号化制御部であり、この符号化制御部１６０はビデオ
多重部１４７へ符号化制御部Ｉ［Ｊ１６１．入力フレー
ムバッファ１４１ヘフイード・フォーワード信号１６２
．ブロック識別器１４３ヘブロノク識別制御信号１６３
．符号化器１４４および可変長符号化器１４６へ符号化
制御信号１６４をそれぞれ供給する。 次に第７図に基づき、従来の実時間マルチプロセッサ型
信号処理装置の全体の動作について説明する。この装置
は動画像信号処理を対象とし、１枚の画面をいくつかの
小画面に分割して各々に１つの信号処理モジュール１０
２を割当てる領域分割型の並列処理方式を取る。 まず、各々の信号処理モジュール１０２は、入力バス１
００をラスク走査状に映像フレーム単位に転送されてく
る入力データ中の担当領域である小画面を、入力ポート
１０９を介して１映像フレ一ム時間を費やして自律的に
入力ストレージ１０３へ記憶する。同時に処理の内容に
よって、前映像フレームの処理結果を必要とする場合、
フィードバックバス１０１を介してフィードバックデー
タ中の画面内の担当領域に相当する部分を、フィードバ
ックデータの入力ポート１１０から１映像フレ一ム時間
を費やして入力ストレージ１０３へ記憶する。 次に１映像フレ一ム時間経過後、入力ストレージ１０３
に記憶された入力データとフィードバックデータを、処
理ユニット１０４によって所定の信号処理を行い、結果
を求める。求められた結果は一時出力ストレージ１０５
へ記憶される。 出力ストレージ１０５から出力ボート１１２を介して出
力されたフィードバックデータは他の信号処理モジュー
ル１０２とタイミングを同期し、ワイヤド・オア回路１
０７によって論理和を取っでフィードバックバス１０１
へ送出される。同様に出力ストレージ１０５から出カポ
ー目１１を介して出力された出力データは、他の信号処
理モジュール１０２とタイミングを同期し、ワイヤド・
オア回路１０８によって論理和を取って出力バス１１３
へ送出される。 これによって、各々の信号処理モジュール１０２により
個別に処理された小画面を、再度、■映像フレーム単位
に組立てることで領域分割型並列処理を実現する。この
ため、各信号処理モジュール１０２の処理開始タイミン
グは完全に同期する必要があり、タイミングｆ［ｌＪ　
？卸ユニット１０６はタイミング同期参照点である映像
フレームタイミングに同期したデータ入出力および処理
開始タイミングを各部へ供給する。 次に第８図に基づき一つの信号処理モジュール１０２の
概略動作を説明する。入力ポート１０９から映像フレー
ム同期信号に同期してフレーム単位に入力される映像フ
レーム中の担当領域に相当するデータが入力ダブルメモ
リ１２１へ記憶される。同時に入力ポート１１０から入
力される符号化法前フレームデータ中の担当領域に相当
する部分とその周辺のデータが入力ダブルメモ１月２２
へ記憶される。 この入力ダブルメモリ１２Ｌ１２２は各々同一構成のメ
モリ２面で構成されるダブルメモリ構成であり、一方の
面へデータを書込む時、他方の面はＸ−バス１２４．Ｙ
−バス１２５へ接続され、パイプライン演算ユニット１
２６によって符号化処理を行うために読み出されている
。 この入力ダブルメモ１月２１，１２２は前述の映像フレ
ーム同期信号によって書込み／続出し面が切替り、映像
フレーム単位に間断なく入カポー目０９゜１１０から各
々の担当領域に相当するデータを入力するように構成さ
れている。 Ｘ−バス１２４．Ｙ−バス１２５へ言売出されるデータ
は、シーケンサ１３１が示す命令メモリ１３２のアドレ
スに従って読出される８０ビツト長の水平型マイクロコ
ードを、デコーダ１３３でデコーダした信号によって制
御されるアドレス生成器１２０．１２３が各々入力ダブ
ルメモ１月２Ｌ１２２に対して示すデータ・メモリアド
レスに対応したデータである。 Ｘ−バス１２４．　Ｙ−バス１２５へ読出されたデータ
は、パイプライン演算ユニッ目２６へ並列に入力され、
符号化、局部複合化等の一連の信号処理を施された後Ｚ
−バス１３０へ出力され、出力バス１３４を通し、符号
化出力はＦＩＦＯメモ１月３５１局部復合化出力はＦＩ
ＦＯメモリ１３６へ書込まれる。 ＦＩＦＯメモリ１３５．１３６は各々ＦＩＦＯ構成のバ
ッファメモリであり、各々映像フレーム同期信号に同期
したタイミングから作られる担当領域の読出し制御タイ
ミングに従って出力データおよび局部複合データからな
るフィードバックデータがそれぞれ出力ボート１１１お
よび同１１２から読出され、再び１枚の映像フレーム局
部複合データと１フレームの走査順序に従った符号化出
力データが得られる。 アドレス生成器１２８の出力によって制御されるデータ
メモ１月２７は、パイプライン演算ユニット１２６の処
理に必要なワークメモリ、および定数を記憶したテーブ
ルに使用され、モードレジスタ１２９はデコーダ１３３
からの即値ロード用レジスタ等のレジスタファイルから
構成されている。 この信号処理装置では以上のように領域分割型の並列処
理を基本として、信号処理モジュール１０２の各々が独
立した１つの小画面をあつかう処理を実時間で行うこと
を目標にしたものである。この信号処理装置で第９図に
示すような符号器を実現する場合、実現可能な部分は可
変長符号化１４６．ビデオ多重部１４７、送信バッファ
１４８、符号化制御部１６０を除く部分である。すなわ
ち、■映像フレーム内の連続した処理には不適当であり
、完全にフレーム内で分割可能な入力フレームバッファ
１４１からブロック識別部１４３．符号化部１４４、局
部複合部１５０、符号化フレームメモ１Ｊ１５３、動き
補償部１５５に至るフレーム間符号化ループ処理に限定
される。 各々の信号処理モジュール１０２はフレーム毎に同一の
処理を行うため、命令メモリ１３２に記憶される処理プ
ログラムは同一のもので良い。また、１フレームをＭ個
（Ｍは１以上の整数）に分割すると、１つの信号処理モ
ジュール１０２が実時間で処理できる画素当りの処理サ
イクル数Ｎｃはで与えられる。 このため、例えば１フレームを４分割して各々に信号処
理モジュール１０２を割当てた場合、処理サイクル数Ｎ
ｃは４倍となり、分割数を増すことで非常な高速処理が
必要なビデオ信号処理においても比較的低速の信号処理
モジュール１０２で実時間処理が可能となる。

【発明が解決しようとする課題】

従来の実時間マルチプロセッサ型信号処理装置は以上の
ように構成されているので、ビデオ信号処理を行うため
には例えば以下のような問題点があった。 ａ）非常な高速処理を行うためには１フレームを多数の
小画面領域に細分する必要があるが、信号処理アルゴリ
ズムによっては最小の処理単位以下では独立した処理が
不可能となるため、並列数を増すことができず実時間処
理ができない。 ｂ）各々の信号処理モジュールへ固定的な付加配分を行
っているため、その各信号処理モジュールの処理時間に
偏差が生じる処理では、処理時間の割当てを最悪値に設
定する必要があり、処理能力に余裕があるにもかかわら
ず不必要な並列数が増大する。 Ｃ）データ入力゛に１フレ一ム時間、データ処理に１フ
レ一ム時間を要し、入力／出力ともに１フレ一ム分のバ
ッファメモリを必要とするため、メモリ規模が増大し、
また、遅延時間が大となる。 このため、フィードバック制御等のループ遅延が大であ
り、例えば第９図中の符号化制御部１６０を実現するこ
とが困難である。 ｄ）完全に並列な処理を対象としているため、例えば画
面内を水平に走査するような処理は実行不可能である。 この発明は上記のような問題点を解消するためになされ
たもので、信号処理アルゴリズムの自由度を保証しつつ
、より少いプロセッサ数、メモリ容量で効率の良い処理
ができる実時間マルチプロセッサ型信号処理装置を得る
ことを目的とする。

【課題を解決するための手段】

この発明に係る実時間マルチプロセッサ型信号処理装置
は、信号処理アルゴリズムの最小処理単位であるデータ
ブロック単位に複数の信号処理プロセッサにより適応的
に並列・直列処理を行えるよう構成するとともに、デー
タブロック毎に処理制御パラメータを付加し、各々の信
号処理プロセッサが自律的に実行制御を行うように構成
したものである。

【作　用】

この発明における実時間マルチプロセッサ型信号処理装
置は、上位のデータフロー制御部を設定して各信号処理
プロセッサの付加配分を動的に実行し、各々の信号処理
プロセッサ間はブロック単位の入出力データ、パラメー
タデータを非同期に通信する２ポートメモリを介して接
続するとともに、共有メモリ内へフィードバックデータ
の書込み、参照を行うための入出力部を設けたことによ
り、最小構成で効率の良い実時間並列／直列処理の実現
を可能とする。

【実施例】

以下、この発明の一実施例を図について説明する。第１
図はこの発明に係る実時間マルチプロセッサ型信号処理
装置の構成例を示す図であり、図において、１は制御手
段としてのデータフロー制御部（ＤＦＣ）、２はこのデ
ータフロー制御部１から出力される制御パラメータ・デ
ータ、３はフィードバックデータ、大容量データ・テー
ブル等を記憶した共有メモリ（ＣＭ）、４は各信号処理
プロセッサ（ＰＥ）１８の処理ステータスを記憶したタ
スクテーブル（ＴＢ）、５は共有メモリ３とタスクテー
ブル４および各信号処理プロセッサ１８に接続された少
なくとも１つのバスからなり、状態通知手段としての機
能を有する共有バス（Ｃ−ＢＵＳ）、６はビデオ入力等
の際にデータフロー制御部ｌへ供給される１映像フレー
ムの開始時点を識別する映像フレーム同期信号（Ｆｐ）
、７は後期出力制御部８から出力される送出バッファ等
の占有状態ないしデータ発生量、１フレームデータ処理
終了等をデータフロー制御部ｌへ通知するフィードバッ
クデータ（Ｆｂ）、８は複数の信号処理プロセッサ（Ｐ
Ｅ）１Ｂから出力される処理済ブロックを例えば映像フ
レームの走査順に再構成し、一定の出力速度でデータを
出力するためのバッファメモリを備えた出力制御部（Ｑ
Ｃ）、９はアナログ入力信号の入力端子、１０はＡ／Ｄ
変換器、１１はディジタル化された入力データ、１２は
２ポートメモリで構成されたパラメータメモリ（ＰＭ）
、１３はアナログ入力信号ＩＩを−時記憶しブロック形
成手段として機能するために２ポートメモリで構成され
た入力フレームバッファ、１４はパラメータメモリ１２
を信号処理プロセッサ１８へ接続するバス、１５はブロ
ック単位にデータを信号処理プロセッサ１８へ接続する
バス、１６は共有バス５へ接続された共存バス入出力ボ
ート、１７はデータフロー制御部１からのタイミング制
御信号を授受するための割込み制御ポート、１８は各々
の信号処理プロセッサ（ＰＥ）であり、この信号処理プ
ロセッサ１８は起動制御手段として機能するソフトウェ
アを有し、信号処理プロセッサ相互間および最終段の該
信号処理プロセッサ１日と出力制御部８とがバス１４．
１５で接続されている。１９は出力制御部８から一定の
速度、タイミングでデータが出力される出力端子、２０
は例えばバス１４．１５を介して順次直列に接続された
パラメータメモリ１２と入力フレームバッファ１３およ
び複数の信号処理プロセッサ１８からなるマルチプロセ
ッサモジュールである。 第２図は第１図における信号処理プロセッサ１８の内部
構成例を示す図であり、図において、３０は共有バス入
出カポ−１−１６を接続する端子、３１は割込み制御ポ
ート１７を接続する端子、３２はバス１４および１５を
接続する端子、３３は同様に隣接する信号処理プロセッ
サ相互間でバス１４および１５を接続する端子、３４は
バス１６を介した共有バス５の接続／開放を制御し競合
制御手段としての機能を有する外部バス制御部（Ｂｕｓ
　−ＣＯＮＴ）　、３５はこの外部バス制御部３４から
初期時に信号処理プログラムを記憶した書込み可能な命
令メモリ　（ＷＯ２）３６ヘロードするバス、３７は外
部バス制御部３４へ共有バス５の接続を要求するＢＵＳ
ＲＥＱ、３８はＢＵＳＲＥＱ　３７を許可することも示
ずＢＵＳＡＣＫ、３９は命令メモリ３６から信号処理プ
ログラムに伴って順次読出される命令コード、４０は信
号処理プログラムに従ってデータ処理を高速に実行する
ディジタル信号処理プロセッサ（ＤＳＰ）、４１は割込
み制御部（ＩＮＴＲ−ＣＯＮＴ）４５へこのディジタル
信号処理プロセッサ４０から割込みを受付けたことを通
知するＩＮＴＡＣＫ、４２はその逆に割込みを要求する
ことをディジタル信号処理プロセッサ４０へ通知するＩ
ＮＴＲＥＱ、　４３は外部バス制御部３４を通して共有
バス５へ内部バス４４を接続するバスであり、内部バス
４４はディジタル信号処理プロセッサ４０に直接接続さ
れている。 ４５はデータフロー制御部１からの割り込み信号を処理
する割込み制御部（ＩＮＴＲ−ＣＯＮＴ）　、４６は処
理済データブロックのパラメータを内部バス４４を介し
て２ボートメモリ４９へ書込むバス、４７は同様に処理
済ブロックを２ボートメモリ４９へｔｌ込むバス、４８
は２ポートメモリ４９内の作業用メモリと内部バス４４
を接続するバスである。 上記２ポートメモリ４９は隣接する信号処理プロセッサ
１８へ端子３３．バス１４．バス１５を介してデータを
出力するパラメータメモリ、データメモリと作業用メモ
リを備えた２ポートメモリである。 第３図は第１図に示した実時間信号処理装置の内部制御
動作を説明する図であり、前記第１図と同一部分には同
一符号を付して説明を省略する。 図において、５０はデータフロー制御部Ｉの制御動作を
示すブロック、５１は信号処理プロセッサ１８内部のパ
ラメータの解析動作を示すブロック、５２．５３．５４
は各々パラメータに従った個別の信号処理サブルーチン
Ａ、Ｂ、Ｃの動作を示すブロック、５５は２ボートメモ
リ４９に記憶されたパラメータの内容を示すブロック、
５６は同様に２ボートメモリ４９に記憶された処理済ブ
ロックデータの内容りを示すブロックである。 第４図は第１図に示す実時間マルチプロセッサ型信号処
理装置において実行されるブロック単位の直列・並列処
理により、１つのデータブロックが一連の機能処理を順
次節され、出力結果を得るまでのパラメータデータと処
理ブロックデータの関係の一例を説明する図にであり、
図において、６０は１フレーム内における入力ブロック
の位置を示すブロックアドレス（ＢＡＤ）　、６１は当
該ブロックの受ける処理の種別を示す処理番号（ＰＮ）
、６２は同様に処理の結果を識別するフラグ（ＰＦＬＧ
）、６３は例えば８つのサブ・ブロックをまとめ、１つ
の処理ブロックとしたデータブロックである。 第５図は本システムによって画像符号化処理を行った場
合の第４図におけるデータブロック６３の１映像フレー
ムとの対応例を示す図であり、図において、６５はｌ映
像フレーム、６６は例えば１６ライン×１６画素に分割
したデータブロック、６７はこのデータブロックを例え
ば更に４ライン×４画素の８ブロツクに分割したサブ・
ブロックである。 次に第１図に基づき、その動作について説明する。Ａ／
Ｄ変換器１０によってディジタル化された入力データ１
１は、例えば映像フレーム同期信号６に同期して入力フ
レームバッファ１３ヘラスク状に走査されつつ記憶され
る。入力フレームバッファ１３へ記憶された入力データ
１１はブロック単位にデータフロー制御部１から初期パ
ラメータデータ２を付加され、このパラメータデータ２
はパラメータメモリ１２へ記憶される。これらのパラメ
ータメモリ１２．入力フレームバッファ１３は２ボート
メモリで構成され、独立した２つのポートの間では書込
み／読出しが同時に可能となっている。 次にパラメータ・メモリ１２．入力フレームバッファ１
３から各々データブロック単位に読出され、バス１４．
バス１５により送られたパラメータ、データブロックは
、ブロック単位に一連の機能処理の最初の処理を信号処
理プロセッサ１８で実行され、この信号処理プロセッサ
１８内の２ポートメモリ４９へその結果と書き替えられ
たパラメータが書き込まれる。これを隣接する信号処理
プロセッサ１８間で順次処理を実行し、ブロック単位に
パイプライン処理を実行することを基本とする構成がプ
ロセッサモジュール２０である。 このようにブロック単位に処理を実行する上で例えば符
号化済前フレームデータのようなフィードバックデータ
を参照する場合、共有バス５に接続された共有メモリ３
ヘフイードバツクデータもバス１６より記憶することで
、書込みを行った信号処理プロセッサ１８とは別の信号
処理プロセッサ１８が共有バス５を介して参照する。 各々の信号処理プロセッサ１８は１単位（ブロック処理
）が終了した時点で現在処理が終了していることを示す
ステータスをタスクテーブル４へ記憶し、次の処理を待
つ。データフロー制御部１はタスクテーブル４を走査し
、前段信号処理プロセッサ１８の処理が終了した時点で
割り込み信号を当該信号処理プロセッサ１８へ送出し、
次ブロックの処理を開始する。これをくり返すことで各
々の信号処理プロセッサ１８の動作制御の実行を行う。 また、プロセッサモジュール２０毎にブロック単位の並
列処理を行うため、各々プロセッサモジュール２０の入
力フレームバッファ１３中のデータ処理状態を初段信号
処理プロセッサ１８のステータス情報によって検知し、
各ブロックデータを適切な付加配分によってマルチプロ
セッサモジュール２０毎に分配、して入力する。 これらの結果は初期の制御パラメータ・データ２によっ
て示され、信号処理プロセッサ１８はこれを解読するこ
とで当該ブロックに対する処理を識別して該当する処理
を実行する。この中には例えば第９図に示されたブロッ
ク識別器１４３．符号化器１４４１局部復合器１５０．
フレーム間減算器１４２．動き補償部１５５．フレーム
間加算器１５１．可変長符号化器１４６等の機能処理の
他に単にブロックデータを転送する処理等の付加分散の
みを行うものも含まれる。 データフロー制御部１では初段のパラメータを制御する
ことでマルチプロセッサモジュール２０中の任意の信号
処理プロセッサ１８に任意の処理を担当させることが可
能であり、これによって各信号処理プロセッサ１８が可
能な限り効率良く動作するように付加を配分する。 出力制御部８はこれら不均一な時間に出力される処理結
果ブロックを例えば入力映像フレームの走査順に再構成
し、出力端子１９に対する結果出力を生成するとともに
フィードバックデータ７を生成してデータフロー制御部
１へ通知する。 出力制御部８は例えば第９図におけるビデオ多重部１４
７および送信バッファ１４８を担当し、この送信バッフ
ァ１４８からフィードバック信号１５９を第１図におけ
るデータフロー制御部１を担当する符号化制御部１６０
へ出力する。 このデータフロー制御部１は前述の付加配分および第９
図における符号化制御部１６０を担当し、ブロック識別
制御信号１６３．符号化制御信号１６４を求め、制御パ
ラメータデータ２中に多重して全体の特性制御を実行す
るものである。 第２図において、単一の信号処理プロセッサ１８はデー
タフロー制御部１からの割り込みを処理起動時点とし、
パラメータメモリ１２を判別することでデータ１５を内
部バス４４を通して入力し、判別結果に基づいてディジ
タル信号処理プロセッサ４０によって１単位のブロック
データ処理を行う。 この結果および書替えたパラメータを２ポートメモリ４
９へ書き込み、外部バス制御部３４を通じてタスクテー
ブル４ヘステータスをセットし次の処理を待つ。割込み
制御部４５はデータフロー制御部１からの割込みをディ
ジタル信号処理プロセッサ４０とインターフェースする
。２ボートメモリ４９へ書込まれたパラメータ、データ
は端子３３に接続された隣接する信号処理プロセッサ１
８によって読出され、次段の処理が施される。 第３図はデータフロー制御部ｌによるこれらの処理の流
れを示すもので、共有メモリ３へのフィードバックデー
タ書込み／参照、タスクテーブル４へのステータス書込
みを共有バス５を介したデータフロー制御部１との制御
と、パラメータ解析５１による信号処理プロセッサ１８
内での起動処理制御の関係が示されている。 第４図には入力プロツクデータ６３に対応して付加され
る制御パラメータ・データ２の内容の書替えと処理の流
れが示されている。制御パラメータ・データ２には例え
ば１フレーム内の位置ないしブロックの時間的順序を示
すブロックアドレス６０と次に施す処理種別と処理の内
容で参照するフラグ６２が含まれている。このブロック
アドレス６０は例えば画面の端点である場合の特殊処理
を識別することおよび処理終了時に出力制御部８によっ
てデータを再構成することに用いられる。 フラグ６２は例えば第９図における符号化制御情報１６
１．ブロック識別制御信号１６３．符号化制御信号１６
４およびブロック識別部１４３の結果等を示す。 入力ブロックデータ６３は単位処理で扱う最小のサイズ
に設定するが、例えば第９図に示すように動き補償部１
５５が１６Ｘ１６サイズのブロック、ブロック識別部１
４３以後が４×４サイズのブロックで取扱うように単位
処理毎にブロックサイズが異なる場合、８ケの４×４サ
イズのブロックを１６Ｘｌ　６サイズのブロックにまと
め、最大のブロックサイズとそれに含まれるサブブロッ
クのサイズが整合するように設定する。このブロックは
画像符号化を行う場合は通常の１フレームを正方形に細
分化した小画面に対応する。 第５図は１フレーム６５がブロック６６、サブブロック
６７に分割される例を示したものである。 上記実施例では、信号処理プロセッサ１８を単一のディ
ジタル信号処理プロセッサ４０としたものを示したが、
更に高速な処理を行う場合には複数のディジタル信号処
理プロセッサ４０を持つように構成した階層型構成とし
ても良い。この場合の信号処理プロセッサＩ８の構成を
第６図に示す。 この時、データフロー制御部１に対する負荷が増大する
関係上、信号処理プロセッサ１８の内部にローカルデー
タフロー制御部７０とローカル共有メモリ７１およびロ
ーカルタスクテーブル７２を設け、信号処理プロセッサ
１８内での最適負荷配分フローカルに実行する。ローカ
ル共有バス７３に接続されたディジタル信号処理プロセ
ッサ４０のデータフローは、信号処理プロセッサ１８内
部であることを除けば、第１図に示されたものと同様に
なる。 また、上記実施例では直列／並列を組合わせた構成とし
たが、完全並列ないし完全直列とした構成でも信号処理
用途によっては有効であり、実時間処理が可能となる。 なお、上記実施例の構成よりなるこの発明は次のような
特徴がある。 （１）複数のディジタル信号処理プロセッサをマルチプ
ロセッサモジュールと同様に接続し、内部の処理起動制
御のみを担当する局部データフロー制御部と、局部共有
バスと、局部共有メモリとで構成し、このユニットを複
数接続することで階層的構成の前記マルチプロセッサユ
ニットとしたことを特徴とする。 （２）画像信号処理を行う場合において、１枚の画像デ
ータを矩形に細分した小画面を前記データブロックとし
、この大きさを前記機能処理で扱う最大ないし最小の大
きさと一致させて前記処理パラメータの空間的位置情報
として前記１枚の画像データ中の小画面の位置を用いる
ことを特徴とする。 （３）データフロー制御部において、タスクテーブルを
一定の周期で走査し、各プロセッサの処理状況を判定す
る判定手段と、この判定手段の結果を持って各信号処理
モジュールが次の信号処理ブロックが処理可能か否かを
決定し、処理可能な場合は割込制御部へ割込み信号を送
出して処理起動を行い、処理不可能な場合は処理可能な
信号処理モジュールへ前記信号処理ブロックの転送を指
示する制御手段を備えたことを特徴とする。 （４）タスクテーブルを走査する一定の周期の並列処理
を行う場合は前記信号処理ブロックの入力周期の並列数
倍とし、直列処理を行う場合はこの入力周期と同一とし
た時間の１／ｎ（ｎは１以上の整数）とし、入力データ
フレーム（例えば映像フレーム）に同期することで実時
間との整合を取ることを特徴とする。 （５）動画像のフレーム間符号化を行う場合において、
符号化法部フレーム画像を記憶するフレームメモリを前
記共有メモリとし、信号処理プロセッサユニットにおい
て処理された信号処理ブロックを前記共有バスを介して
共有メモリ内の当該位置へ書込むことでフィードバック
データを形成し、他の信号処理ブロックより共有バスを
介してこのフィードバックデータを参照することで新た
な映像フレームの処理を行う制御手段と、共有メモリ内
の当該位置に前フレームのフィードバックデータの書込
みが完了していない場合はその処理の実行時期を指示す
る制御手段とを備えるように前記データフロー制御部を
構成したことを特徴とする。

【発明の効果】

以上のように、この発明によれば、データフロー制御部
によって負荷配分を行い、制御パラメータ・データによ
ってプロセッサ間制御における各信号処理プロセッサの
制御オーバーヘッドを極度に短縮し、ブロック単位に複
数の信号処理プロセッサの処理を適応的に直列／並列処
理可能なように構成したので、比較的低速のディジタル
信号処理プロセッサを用いても、これを効率良く制御す
ることが可能であり、ビデオ信号処理のような超高速な
処理の場合でもより少い信号処理プロセッサ数でプログ
ラマブル、かつ、可変データフォーマットの実時間処理
装置が得られる効果がある。

【図面の簡単な説明】

第１図はこの発明による実時間マルチプロセッサ型信号
処理装置を示すブロック図、第２図は信号処理プロセッ
サを示すブロック図、第３図は第１図におけるデータフ
ロー制御の流れの説明図、第４図は単一のブロックが施
される一連の処理とパラメータの書替えの流れの説明図
、第５図はデータブロックと映像フレームの対応説明図
、第６図は信号処理プロセッサを複数のディジタル信号
処理プロセッサで構成した場合の構成図、第７図は従来
の実時間マルチプロセッサ型信号処理装置を示すブロッ
ク図、第８図は第７図における信号処理モジュールの構
成を示すブロック図、第９図は動画像の高能率符号化器
のアルゴリズム構成図である。 １はデータフロー制御部、２は制御パラメータ、３は共
有メモリ、４はタスクテーブル、５は共有バス、８は出
力制御部、１２はパラメータメモリ、１３は入力フレー
ムバッファ、１４はバス、１５はバス、１８は信号処理
プロセッサ、２０はマルチプロセッサモジュール、３４
は外部バス制御部、３６は命令メモリ、４０はディジタ
ル信号処理プロセッサ、４４は内部バス、４５は割込み
制御部。 なお、図中、同一符号は同一、又は相当部分を示す。 、−Ｇ）１ ７　　　　　　　　１ｒ 手続補正書（自発） 」 ２６発明の名称 実時間マルチプロセッサ型信号処理装置３、補正をする
者　　　　　　　　　　　　　　　　　　　　　　　４
事件との関係　特許出願人 住　所　　　　東京都千代田区丸の内二丁目２番３号名
　称　　（６０１）三菱電機株式会社代表者　志岐守哉
　　　　５ ４、代　理　人　　　郵便番号　１０５Ｌ住　所　　　
　東京都港区西新橋１丁目４番１０号　　　　　イ（３
）図面　　　　　　　　　３ 令 ７、補正の内容 （１）明細書の特許請求の範囲を別紙のとおシ補旧する
。 （２）明細書第１６頁第１３行目から第１７頁第１１行
目を下記のとおシ補正する。 記 この発明に係る実時間マルチプロセッサ型信号れ理装置
は、直列拳並列に配置し２ポートメモリを介して相互に
接続した複数の信号処理プロセッナと、前記全ての信号
処理プロセッサから信号処里ブロックないし任意のデー
タ数毎にデータの読Ｂし・書込みが可能な共有メモリと
、前記各々の言号処理プロセッサ中の処理状況を記憶す
るタスクテーブルと、前記タスクテーブルに記憶された
り容を一定周期で走査し、出力制御部から通知さするバ
ッファメモリの占有量等のフィードバックだ一夕に基づ
き、前記各信号処理プロセッサの起肪担当処理を決定し
、前記各信号処理プロセッサ）割込み制御部へ起動を指
示するデータフロー制叩部とを具備したものである。 〔作用〕 この発明における各々の信号処理プロセッサ間は、ブロ
ック単位の入出力データ、パラメータデータを非同期に
通信する２ポートメモリを介して接続するとともに、共
有メモリ内へフィードバックデータの書込み、参照を行
うだめの入出力部を設け、上記各信号処理プロセッサの
負荷配分を上位のデータフロー制御部で動的に実行する
ようにしたことにより、最小構成で効率の良い実時間並
列／直列処理の実現を可能とする。 （３）明細書第１９頁第１９行目と第２０行目との間に
下記を加入する。 記 上記データフロー制御部は、タスクテーブル４を一定周
期で走査し、各信号処理プロセッサ１８の処理状況を判
定する判定手段と、この判定手段の結果を持って各信号
処理モジー−ルが次の信号処理ブロックが処理可能か否
かを決定し、処理可能な場合は割込制御ボート１７へ割
込み信号を送出して処理起動を行い、処理不可能な場合
は処理可能な信号処理モジー−ルへ前記信号処理ブロッ
クの転送を指示する制御手段を備え、前記タスクテーブ
ル４を走査する一定周期の並列処理を行う場合は前記信
号処理ブロックの入力周期の並列数倍とし、直列処理を
行う場合はこの入力周期と同一とした時間の１　／　ｎ
　（ｎは１以上の整数）とし、入力データフレーム（例
えば映像フレーム）に同期することで実時間との整合を
取るものである。 （４）明細書第２４頁第２０行目の「参照する。」を「
参照することで新たな映像フレームの処理を行う。 また、共有メモリ内の当該位置に前フレームのフィード
バックデータの書込みが完了していない場合は、その処
理の実行時期を指示する。」（５）明細書第３０頁第１
８行目から第３３頁第１行目を削除する。 （６）明細書をつぎのとおり訂正する。 明細書をつぎのとおり訂正する。 （力　図面第２図、第８図、第９図を別紙のとおり補正
する。 ８、添付書類の目録 （１）補正後の特許請求の範囲を記載した書面１通 （２）補正後の図面第２図、第８図、第９図を記載した
書面　　　　　　　　　　　　各１通以上 補正後の特許請求の範囲 （１）複数のデータから構成されるデータブロックに対
する一連の機能処理を組合せた信号処理演算を該機能処
理毎に個別に記述した複数のサブ・プログラムを記述す
る外部よシ書込み可能な命令メモリと、この命令メモリ
と個別に前記信号処理演算実行に使用するデータメモリ
を内部バスを介して接続し、前記機能処理のいずれかを
データブロック単位に前記命令メモリに記述されたサブ
・プログラムの記述に従って実行するディジタル信号処
理プロセッサと、前記実行する機能処理の種別と前記デ
ータブロックの時間的・空間的位置・順序を示すブロッ
クアドレスと該データブロックの処理後の属性を示す情
報から成る制御パラメータを該データブロック毎に付加
して１単位の信号処理ブロックを形成するブロック形成
手段と、前記制御パラメータを解読してこれの示す前記
機能処理の１単位毎の起動を行う起動制御手段と、この
起動制御手段を実行するタイミングを外部からの割込み
で制御する割込み制御部と、前記機能処理を実行中か否
かを示す処理状況を外部へ通知する状態通知手段と、前
記内部バスを介して外部のデータメモリから前記機能処
理の実行に伴い前記１単位の信号処理ブロックを読出す
データ入力パスと、前記内部バスに接続された一方のポ
ートから前記機能処理を施した結果の１単位の信号処理
プロツタを書込み、他方のポートを外部へ解放し、これ
と独立に読出し・書込みが可能な少なくとも１以上の２
ポートメモリと、前記内部バスと外部に設けられた少な
くとも１以上のデータバスからなる共有パスを他の外部
デバイスが使用していない場合のみ接続する競合制御手
段を備え前記１単位の信号処理ブロックないし任意のデ
ータ分のデータ転送を行う外部バス制御部とで構成した
１単位の信号処理プロセッサと、複数の前記信号処理プ
ロセッサを直列・並列に配置して隣接するものの間を一
方の信号処理プロセッサ内の前記２ポートメモリの外部
へ解放したポートと他方の前記データ入力バスを結ぶこ
とで接続し非同期かつ信号処理ブロック単位にデータ転
送を行う転送制御手段を持って前記複数の信号処理プロ
セッサを接続したマルチプロセッサモジュールと、この
マルチプロセッサモジュールを単数あるいは複数並列・
直列に配置しディジタル信号をブロック化しフレームな
いしブロック単位に実時間で一方のポートから書込み、
他方のポートから前記マルチプロセッサモジュールの初
段の信号処理プロセッサ中の前記入力バスに接続しデー
タ入力を行う２ポートメモリの入力７レームパツフアと
、前記共有バスに接続され全ての信号処理プロセッサか
ら前記信号処理ブロックないし任意のデータ数毎にデー
タの読出し・書込みが可能な少なくとも１以上の共有メ
モリと、前記各々の信号処理プリセッサ中の前記状態通
知手段を記憶するタスクテーブルと、前記マルチプロセ
ッサモジュールの最後段の信号処理プロセッサ中の前記
２ポートメモリに書込まれた最終処理済の信号処理ブロ
ックを読出し前記処理パラメータに基づいて時間的・空
間的位置・順序に従うよう再構成した後バッファメモリ
に一時記憶して一定の速度で出力する出力制御部と、前
記タスクテーブルに記憶された内容を一定の周期で走査
し前記出力制御部から通知される前記パンツアメモリの
占有量等のフィードバック情報に基づき各信号処理プロ
セッサの起動担当処理を決定し、前記各信号処理プロセ
ッサの割込み制御部゛へ起動を指示するデータフロー制
御部と、前記入力フレームバッファへ新たに入力される
信号処理ブロック毎に新規に前記処理パラメータを生成
し、入力フレームパソファの対応する位置に書込む書込
み手段とを備えた実時間マルチプロセッサ型信号処理装
置。 型信号処理装置。 装置。

Claims (1)

【特許請求の範囲】
1. 複数のデータから構成されるデータブロックに対する一
   連の機能処理を組合せた信号処理演算を該機能処理毎に
   個別に記述した複数のサブ・プログラムを記述する外部
   より書込み可能な命令メモリとこの命令メモリと個別に
   前記信号処理演算実行に使用するデータメモリを内部バ
   スを介して接続し、前記機能処理のいずれかをデータブ
   ロック単位に前記命令メモリに記述されたサブ・プログ
   ラムの記述に従って実行するディジタル信号処理プロセ
   ッサと、前記実行する機能処理の種別と前記データブロ
   ックの時間的・空間的位置・順序を示すブロックアドレ
   スと該データブロックの処理後の属性を示す情報から成
   る処理パラメータを該データブロック毎に付加して１単
   位の信号処理ブロックを形成するブロック形成手段と、
   前記処理パラメータを解読してこれの示す前記機能処理
   の１単位毎の起動を行う起動制御手段と、この起動制御
   手段を実行するタイミングを外部からの割込みで制御す
   る割込み制御部と、前記機能処理を実行中か否かを示す
   処理状況を外部へ通知する状態通知手段と、前記内部バ
   スを介して外部のデータメモリから前記機能処理の実行
   に伴い前記１単位の信号処理ブロックを読出すデータ入
   力バスと、前記内部バスに接続された一方のポートから
   前記機能処理を施した結果の１単位の信号処理ブロック
   を書込み、他方のポートを外部へ解放し、これと独立に
   読出し・書込みが可能な少なくとも１以上の２ポートメ
   モリと、前記内部バスと外部に設けられた少なくとも１
   以上のデータバスからなる共用バスを他の外部デバイス
   が使用していない場合のみ接続する競合制御手段を備え
   前記１単位の信号処理ブロックないし任意のデータ分の
   データ転送を行う外部バス制御部とで構成した１単位の
   信号処理プロセッサユニットと、複数の信号処理プロセ
   ッサユニットを直列・並列に配置して隣接するものの間
   を一方の信号処理プロセッサユニット内の前記２ポート
   メモリの外部へ解放したポートと他方の前記データ入力
   バスを結ぶことで接続し非同期かつ信号処理ブロック単
   位にデータ転送を行う転送制御手段を持って前記複数の
   信号処理プロセッサユニットを接続したマルチプロセッ
   サモジュールと、このマルチプロセッサモジュールを単
   数あるいは複数並列・直列に配置しディジタル信号をブ
   ロック化しフレームないしブロック単位に実時間で一方
   のポートから書込み、他方のポートから前記マルチプロ
   セッサモジュールの初段の信号処理プロセッサ中の前記
   入力バスに接続しデータ入力を行う２ポートメモリから
   成る入力フレームバッファと、前記共用バスに接続され
   全ての信号処理プロセッサから前記信号処理ブロックな
   いし任意のデータ数毎にデータの読出し・書込みが可能
   な少なくとも１以上の共用メモリと、前記各々の信号処
   理プロセッサ中の前記状態通知手段を記憶するタスクテ
   ーブルと、前記マルチプロセッサモジュールの最後段の
   信号処理プロセッサ中の前記２ポートメモリに書込まれ
   た最終処理済の信号処理ブロックを読出し前記処理パラ
   メータに基づいて時間的・空間的位置・順序に従うよう
   再構成した後バッファメモリに一時記憶して一定の速度
   で出力する出力制御部と、前記タスクテーブルに記憶さ
   れた内容を一定の周期で走査し前記出力制御部から通知
   される前記バッファメモリの占有量等のフィードバック
   情報に基づき各信号処理プロセッサの起動担当処理を決
   定し、前記各信号処理プロセッサの割込み制御部へ起動
   を指示する制御手段と、前記入力フレームバッファへ新
   たに入力される信号処理ブロック毎に新規に前記処理パ
   ラメータを生成し、入力フレームバッファの対応する位
   置に書込む書込み手段とを備えた実時間マルチプロセッ
   サ型信号処理装置。